特許ウォッチ

公開番号2025038880
公報種別公開特許公報(A)
公開日2025-03-19
出願番号2024142669
出願日2024-08-23
発明の名称トランジスタおよびそれを含む半導体メモリ装置
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類H10D 84/83 20250101AFI20250312BHJP()
要約【課題】耐久性および信頼性が向上したトランジスタを提供する。
【解決手段】本発明のトランジスタはアクティブ領域を含む基板、基板内に、アクティブ領域を定義する素子分離膜、素子分離膜の下面上に配置される第1不純物領域、基板内に配置される第2不純物領域、基板上に、第1方向に延びるゲート電極、ゲート電極の少なくとも一側に配置されるソース/ドレイン領域、ソース/ドレイン領域上に配置される第1ソース/ドレインコンタクトグループ、およびソース/ドレイン領域上に、第1ソース/ドレインコンタクトグループと第1方向に離隔する第2ソース/ドレインコンタクトグループを含み、第2不純物領域は第1ソース/ドレインコンタクトグループおよび第2ソース/ドレインコンタクトグループの間に配置される。
【選択図】図2

特許請求の範囲【請求項１】
アクティブ領域を含む基板と、
前記基板内に、前記アクティブ領域を定義する素子分離膜と、
前記素子分離膜の下面上に配置された第１不純物領域と、
前記基板内に配置された第２不純物領域と、
前記基板上に、第１方向に延びるゲート電極と、
前記ゲート電極の少なくとも一側に配置されたソース／ドレイン領域と、
前記ソース／ドレイン領域上に配置された第１ソース／ドレインコンタクトグループと、
前記ソース／ドレイン領域上に、第１ソース／ドレインコンタクトグループと前記第１方向に離隔する第２ソース／ドレインコンタクトグループと、を含み、
前記第２不純物領域は前記第１ソース／ドレインコンタクトグループおよび前記第２ソース／ドレインコンタクトグループの間に配置されていることを特徴とするトランジスタ。
続きを表示（約 1,000 文字）【請求項２】
前記第２不純物領域は前記基板内に、前記第１方向と交差する第２方向に延びることを特徴とする請求項１に記載のトランジスタ。
【請求項３】
前記第１不純物領域と前記第２不純物領域は同一導電型のドーパントを含むことを特徴とする請求項１に記載のトランジスタ。
【請求項４】
前記第１ソース／ドレインコンタクトグループのソース／ドレインコンタクトの数は、前記第２ソース／ドレインコンタクトグループのソース／ドレインコンタクトの数と同一であることを特徴とする請求項１に記載のトランジスタ。
【請求項５】
前記基板の上面を基準として、
前記第１不純物領域までの距離は前記第２不純物領域までの距離とは異なることを特徴とする請求項１に記載のトランジスタ。
【請求項６】
前記基板の上面を基準として、
前記第１不純物領域までの距離は前記第２不純物領域までの距離と同一であることを特徴とする請求項１に記載のトランジスタ。
【請求項７】
前記第１不純物領域および前記第２不純物領域のそれぞれはＰ型ドーパントを含むことを特徴とする請求項１に記載のトランジスタ。
【請求項８】
前記ソース／ドレイン領域は、
前記第１ソース／ドレインコンタクトグループと接触する第３不純物領域と、
前記第３不純物領域と前記ゲート電極との間に配置される第４不純物領域を含み、
前記第３不純物領域のＮ型不純物濃度は前記第４不純物領域のＮ型不純物濃度よりも大きいことを特徴とする請求項１に記載のトランジスタ。
【請求項９】
前記第１ソース／ドレインコンタクトグループは複数の第１ソース／ドレインコンタクトを含み、
前記第３不純物領域は前記複数の第１ソース／ドレインコンタクトのそれぞれに対応するサブ不純物領域を含むことを特徴とする請求項８に記載のトランジスタ。
【請求項１０】
前記ソース／ドレイン領域上に、第２ソース／ドレインコンタクトグループと前記第１方向に離隔する第３ソース／ドレインコンタクトグループをさらに含み、
前記第１方向に、前記第１ソース／ドレインコンタクトグループと前記第２ソース／ドレインコンタクトグループの離隔距離は、前記第２ソース／ドレインコンタクトグループと前記第３ソース／ドレインコンタクトグループの離隔距離と同一であることを特徴とする請求項１に記載のトランジスタ。

発明の詳細な説明【技術分野】
【０００１】
本発明は、トランジスタおよびそれを含む半導体メモリに関する。より詳細には、本発明は、トランジスタとそれを含んで３次元的に配列されるメモリセルを備える３次元半導体メモリ装置に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
消費者が要求する優れた性能および低価格を満たすために半導体メモリ装置の集積度を増加させることが求められている。半導体メモリ装置の場合、その集積度が製品の価格を決める重要な要因であるため、特に増加した集積度が求められている。
【０００３】
２次元または平面的半導体メモリ装置の場合、その集積度は主に単位メモリセルが占有する面積により決定されるので、微細パターン形成技術の水準に大きく影響を受ける。しかしながら、パターンの微細化のためには超高価な装備が必要であるため、２次元半導体装置の集積度は増加しているが、依然として制限的である。そのため、３次元的に配列されたメモリセルを備える３次元半導体装置が提案されている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、耐久性および信頼性が向上したトランジスタを提供することにある。
【０００５】
また、本発明の目的は、耐久性および信頼性が向上したトランジスタを含む半導体メモリ装置を提供することにある。
【０００６】
本発明の技術的課題は以上で言及した技術的課題に限定されず、言及されていない他の技術的課題は以下の記載から当業者に明確に理解されるものである。
【課題を解決するための手段】
【０００７】
上記目的を達成するためになされた本発明のトランジスタの一態様（ａｓｐｅｃｔ）は、アクティブ領域を含む基板と、基板内に、アクティブ領域を定義する素子分離膜と、素子分離膜の下面上に配置された第１不純物領域と、基板内に配置された第２不純物領域と、基板上に、第１方向に延びるゲート電極と、ゲート電極の少なくとも一側に配置されたソース／ドレイン領域と、ソース／ドレイン領域上に配置された第１ソース／ドレインコンタクトグループと、ソース／ドレイン領域上に、第１ソース／ドレインコンタクトグループと第１方向に離隔する第２ソース／ドレインコンタクトグループと、を含み、第２不純物領域は第１ソース／ドレインコンタクトグループおよび第２ソース／ドレインコンタクトグループの間に配置されている。
【０００８】
上記目的を達成するためになされた本発明のトランジスタの他の態様は、アクティブ領域を含む基板と、基板上に、第１方向に延びるゲート電極と、基板内に、アクティブ領域を定義する素子分離膜と、素子分離膜の下面上に配置される第１不純物領域と、基板内に配置され、第１方向と交差する第２方向に延びる第２不純物領域と、ゲート電極の少なくとも一側に配置されるソース／ドレイン領域と、ソース／ドレイン領域上に配置される第１ソース／ドレインコンタクトグループと、ソース／ドレイン領域上に、第１ソース／ドレインコンタクトグループと第１方向に離隔する第２ソース／ドレインコンタクトグループと、を含み、ソース／ドレイン領域は第１ソース／ドレインコンタクトグループと接触する第３不純物領域と、第３不純物領域とゲート電極との間に配置される第４不純物領域を含み、第３不純物領域のＮ型不純物濃度は第４不純物領域のＮ型不純物濃度よりも大きく、第２不純物領域は基板の上面と垂直な第３方向に第１ソース／ドレインコンタクトグループと重ならない。
【０００９】
上記目的を達成するためになされた本発明の半導体メモリ装置の一態様は、トランジスタを含む周辺回路構造体および周辺回路構造体上に配置されるセル構造体を含み、セル構造体は、セル基板と、セル基板上に順に積層される複数のセルゲート電極を含むモールド構造体と、複数のセルゲート電極を貫通するチャネル構造体を含み、トランジスタは、アクティブ領域を含む基板と、基板内に、アクティブ領域を定義する素子分離膜と、素子分離膜の下面上に配置される第１不純物領域と、基板内に配置される第２不純物領域と、基板上に、第１方向に延びるゲート電極と、ゲート電極の少なくとも一側に配置されるソース／ドレイン領域と、ソース／ドレイン領域上に配置される第１ソース／ドレインコンタクトグループと、第１ソース／ドレインコンタクトグループと第１方向に離隔する第２ソース／ドレインコンタクトグループを含み、第２不純物領域は第１ソース／ドレインコンタクトグループおよび第２ソース／ドレインコンタクトグループの間に配置される。
【発明の効果】
【００１０】
本発明によれば、集積度および信頼性が向上したトランジスタを提供することができる。
【図面の簡単な説明】
（【００１１】以降は省略されています）

関連特許