特許ウォッチ

公開番号2025027112
公報種別公開特許公報(A)
公開日2025-02-26
出願番号2024209647,2021055531
出願日2024-12-02,2021-03-29
発明の名称半導体実装回路の製造方法及び半導体素子ユニットの製造方法
出願人沖電気工業株式会社
代理人個人
主分類H10H 20/85 20250101AFI20250218BHJP()
要約【課題】小型に構成しながら半導体と回路との良好な電気的接続を実現し得るようにする。
【解決手段】半導体素子ユニット1は、形成犠牲層42上に第1電極3及び半導体素子2を重ねて載置した状態でアニール処理を行うことにより、半導体素子2及び第1電極3を共晶結合させ、且つ第1電極実装面3Bを極めて平坦な状態に維持する。これにより半導体素子ユニット1は、基板表面51Aが極めて平坦に形成された回路基板51に実装される際、第1電極実装面3Bを第1パッド表面61Aに当接させるように転写されるだけで、両者の間で分子間力を作用させ、物理的及び電気的に接続させることができ、実装後にアニール処理を行わせる必要が無い。
【選択図】図5

特許請求の範囲【請求項１】
半導体素子と、該半導体素子との間で共晶結合を形成する第１電極と、前記半導体素子及び前記第１電極と当接しない位置に設けられた第２電極と、前記半導体素子と前記第２電極とを電気的に接続する配線部と、前記半導体素子、前記配線部及び前記第２電極を覆う絶縁部とを具え、前記第１電極の前記半導体素子との間に前記共晶結合を形成する面と異なる面である第１電極実装面と前記第２電極の第２電極実装面とが同一平面上に形成され、第１基板上に犠牲層を介して配置された半導体素子ユニットを、前記犠牲層を除去することにより前記第１基板から分離し、
前記第１基板から分離された前記半導体素子ユニットを前記第１基板と異なる第２基板に接合する
ことを特徴とする半導体実装回路の製造方法
続きを表示（約 1,000 文字）【請求項２】
前記半導体素子ユニットの前記第１電極実装面及び前記第２電極実装面を、前記第２基板の基板表面に露出した第１回路接続パッド及び第２回路接続パッドにそれぞれ接合することにより、前記半導体素子ユニットを前記第２基板に接合する
ことを特徴とする請求項１に記載の半導体実装回路の製造方法
【請求項３】
前記半導体素子ユニットにおける前記第１電極実装面及び前記第２電極実装面を含むユニット実装面は、異なる材料同士が隣接する箇所における段差の大きさが、当該ユニット実装面と平行な前記絶縁部の外形における最も短い辺の長さの１／１０００以下である
ことを特徴とする請求項１又は請求項２に記載の半導体実装回路の製造方法
【請求項４】
前記半導体素子ユニットにおける前記第１電極実装面及び前記第２電極実装面を含むユニット実装面は、表面粗さが１０［ｎｍ］以下である
ことを特徴とする請求項１乃至請求項３の何れかに記載の半導体実装回路の製造方法
【請求項５】
犠牲層と該犠牲層上に形成された電極とを有する第１基板の前記電極上に半導体素子を接合し、
前記半導体素子を前記電極上に接合した後にアニール処理により前記半導体素子及び前記電極を共晶結合させて半導体素子ユニットとし、
前記半導体素子と前記電極を共晶結合させた後に、前記犠牲層を除去し、前記半導体素子ユニットを前記第１基板から分離する
ことを特徴とする半導体素子ユニットの製造方法。
【請求項６】
成長基板上に第２犠牲層及び半導体機能層を積層し、
前記半導体機能層から不要な部分を除去して前記半導体素子を形成し、
前記第２犠牲層を除去し、前記成長基板から前記半導体素子を分離し、
前記成長基板から分離された前記半導体素子を前記第１基板の前記電極上に接合する
ことを特徴とする請求項５に記載の半導体素子ユニットの製造方法。
【請求項７】
請求項５又は請求項６に記載の半導体素子ユニットを用いた半導体実装回路の製造方法において、
前記第１基板から分離した前記半導体素子ユニットの前記電極に形成された電極実装面を、前記第１基板と異なる第２基板に接合する
ことを特徴とする半導体実装回路の製造方法。

発明の詳細な説明【技術分野】
【０００１】
本発明は半導体実装回路の製造方法及び半導体素子ユニットの製造方法に関し、例えば半導体素子を回路基板に実装した半導体装置に適用して好適なものである。
続きを表示（約 1,600 文字）【背景技術】
【０００２】
近年、半導体素子を実装した半導体装置としては、半導体素子を小型化及び高集積化するべく、該半導体素子の下面と回路基板との間に電気的な接続を図る（すなわち導通をとる）ようにした、いわゆる垂直構造型の半導体装置が提案されている。
【０００３】
例えば、半導体装置として、半導体素子のカソード面を下方（回路基板側）に向けると共に露出させ、該カソード面を駆動回路基板上に設けられた端子部分に貼り付けるものが提案されている（例えば、特許文献１参照）。この半導体装置では、例えばアノード面を上方に露出させ、このアノード面と駆動回路との間で配線を行い、両者を電気的に接続させている。
【先行技術文献】
【特許文献】
【０００４】
特開２０１３－２１９３７４号公報（図３等）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述した半導体素子では、カソード面に電極を設け、この電極を駆動回路基板の端子部分に当接させることにより、半導体素子と駆動回路基板との間における電気的な接続を、確実且つ容易なものとすることが考えられる。またこの場合、電極の当接面と端子部分の当接面とを何れも極めて平滑に形成することにより、両者の間で電気的な接続（いわゆる導通）を良好に行うことも考えられる。
【０００６】
ところで半導体素子では、該半導体素子を構成する材料と電極等を構成する材料とを当接させただけでは、両者の間でオーミック接触が形成されないため、良好に導通させることが難しい。そこで半導体装置では、例えば半導体素子に電極を取り付ける場合、両者を当接させた状態で高温（例えば約６００［℃］）の環境下に置く、いわゆるアニール処理を行うことが考えられる。このアニール処理が適切に行われた場合、半導体素子は、電極との間に共晶結合を形成し、いわゆるオーミック接触をした状態となるため、コンタクト性が高まり、該電極に対して良好に導通できる。
【０００７】
しかし、仮に半導体素子に電極を当接させ、電極の当接面を露出させた状態でアニール処理を行った場合、熱の影響により当該当接面の平滑性が大幅に低下するため、駆動回路基板の端子部分との間における接触が悪化し、良好な導通を確保できなくなる可能性がある。また、仮に半導体素子と電極とを当接させ、さらに当該電極を駆動回路基板の端子部分と当接させた状態で、該半導体素子、該電極及び該駆動回路基板に対してアニール処理を行う場合、当接面の平滑性は維持できるものの、高温により該駆動回路基板を損傷させてしまう恐れがある。
【０００８】
すなわち半導体素子は、電極に対してオーミック接触し、且つ当該電極の当接面を平坦とすることが容易では無い、という問題があった。
【０００９】
本発明は以上の点を考慮してなされたもので、小型に構成しながら半導体と回路との良好な電気的接続を実現し得る半導体実装回路の製造方法及び半導体素子ユニットの製造方法を提案しようとするものである。
【課題を解決するための手段】
【００１０】
かかる課題を解決するため本発明の半導体実装回路の製造方法においては、半導体素子と、該半導体素子との間で共晶結合を形成する第１電極と、半導体素子及び第１電極と当接しない位置に設けられた第２電極と、半導体素子と第２電極とを電気的に接続する配線部と、半導体素子、配線部及び第２電極を覆う絶縁部とを具え、第１電極の半導体素子との間に共晶結合を形成する面と異なる面である第１電極実装面と第２電極の第２電極実装面とが同一平面上に形成され、第１基板上に犠牲層を介して配置された半導体素子ユニットを、犠牲層を除去することにより第１基板から分離し、第１基板から分離された半導体素子ユニットを第１基板と異なる第２基板に接合するようにした。
（【００１１】以降は省略されています）

関連特許