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公開番号2024170063
公報種別公開特許公報(A)
公開日2024-12-06
出願番号2023087019
出願日2023-05-26
発明の名称半導体装置
出願人サンケン電気株式会社
代理人個人,個人,個人
主分類H01L 21/336 20060101AFI20241129BHJP(基本的電気素子)
要約【課題】分離領域からドレイン領域へのパンチスルー電流を抑制した半導体装置を提供する。
【解決手段】半導体素子20(高耐圧のP型MOSFET)と分離領域8とを備えた半導体装置であって、半導体素子は第1導電型の基板1上の第2導電型の第1半導体領域2と、第1半導体領域上の第1導電型の第2半導体領域3と、第2半導体領域から離間し、第1半導体領域上の第1導電型の第3半導体領域4と、第2、第3半導体領域の間の第1半導体領域の表面領域に形成されたチャネル領域12と、チャネル領域上のゲート電極5と、第2半導体領域上の第1主電極6と、第3半導体領域上の第2主電極7と、分離電極11と、第2主電極とゲート電極との間の第1の容量性フィールドプレート(MFFP)群9と、第2主電極と分離電極との間の第2のMFFP群10と、を備え、第1のMFFP群及び第2のMFFP群における第2主電極に隣接した導電体膜が接続していない。
【選択図】図4
特許請求の範囲【請求項１】
半導体素子と、前記半導体素子を平面的に囲繞する第１導電型の分離領域とを備えた半導体装置であって、
前記半導体素子は、
第１導電型の半導体基板上に形成された第２導電型の第１半導体領域と、
該第１半導体領域上に形成された第１導電型の第２半導体領域と、
該第２半導体領域から離間し且つ前記第１半導体領域上に形成された第１導電型の第３半導体領域と、
前記第２半導体領域と前記第３半導体領域の間の前記第１半導体領域の表面領域に形成されたチャネル領域と、
該チャネル領域上に絶縁膜を介して形成されたゲート電極と、
前記第２半導体領域と電気的に接続した第１主電極と、
前記第３半導体領域と電気的に接続した第２主電極と、
前記分離領域上に設けられ、前記分離領域と電気的に接続した分離電極と、
前記第２主電極と前記ゲート電極との間に設けられ、複数の導体膜が互いに離間して並置された第１の容量性フィールドプレート群と、
前記第２主電極７と分離電極との間に設けられ、複数の導体膜が互いに離間して並置された第２の容量性フィールドプレート群と、を備え、
前記第１の容量性フィールドプレート群を構成する前記複数の導電体膜のうちの前記第２主電極に隣接した導電体膜と、前記第２の容量性フィールドプレート群を構成する前記複数の導電体膜のうちの前記第２主電極に隣接した導電体膜とが物理的に接続していないものであることを特徴とする半導体装置。
続きを表示（約 390 文字）【請求項２】
前記第１の容量性フィールドプレート群及び前記第２の容量性フィールドプレート群は、それぞれ、断面視で高さ位置の異なる上部導電体群と下部導電体群を備え、
前記半導体装置を平面視したときに、前記第２の容量性フィールドプレート群を構成する上部導電体群と下部導電体群が重なる領域の面積は、前記第１の容量性フィールドプレート群を構成する上部導電体群と下部導電体群が重なる領域の面積よりも大きいものであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体素子を含む前記分離領域に囲まれた領域は、平面視で、対向する２つの直線と、該２つの直線の端部同士を接続する２つの曲線で囲まれた形状であり、
前記半導体素子は、前記対向する２つの直線に挟まれた領域に設けられたものであることを特徴とする請求項１又は２に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体素子と、該半導体素子を平面的に囲繞する分離領域とを備えた半導体装置に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
半導体素子として高耐圧Ｐ型ＭＯＳＦＥＴの一例（断面図）を図４に示す。図４に示すように、高耐圧のＰ型ＭＯＳＦＥＴ（半導体素子）２０は、例えば、第１導電型（Ｐ型）の半導体基板１上に第２導電型（Ｎ型）の第１半導体領域２が形成され、Ｎ型の第１半導体領域２上に形成されたＰ型の第２半導体（ソース）領域３と、Ｐ型の第２半導体（ソース）領域３から離間し且つＮ型半導体領域２上に形成されたＰ型ドレイン領域４と、Ｐ型の第２半導体（ソース）領域３とＰ型の第３半導体（ドレイン）領域４の間のＮ型半導体領域２の表面領域に形成されたチャネル領域１２と、チャネル領域１２上に絶縁膜５ａを介して形成されたゲート電極５と、Ｐ型の第２半導体（ソース）領域３と電気的に接続した第１主電極（ソース電極）６と、Ｐ型の第３半導体（ドレイン）領域４と電気的に接続した第２主電極（ドレイン電極）７と、高耐圧Ｐ型ＭＯＳＦＥＴを他の半導体素子から分離するＰ型の分離領域８とを備える。
【０００３】
さらに、第２主電極（ドレイン電極）７とゲート電極５との間において複数の導体膜が互いに離間して並置されて容量結合された第１の容量性フィールドプレート（ＭＦＦＰともいう）群９が設けられており、導体膜間に生じる容量によりドレイン・ゲート間電圧が分配されることで、各導体膜直下の半導体領域表面の電位も分配される。また、第２主電極（ドレイン電極）７とＰ型の分離領域８との間において複数の導体膜が互いに離間して並置されて容量結合された第２の容量性フィールドプレート群１０が設けられており、導体膜間に生じる容量によりドレイン・Ｐ型分離領域間電圧が分配されることで、各導体膜直下の半導体領域表面の電位も分配される。なお、Ｐ型の分離領域は例えばグランド電位に接地される。
【０００４】
また、平面的に見て、略円形又は略四角形に形成された半導体素子領域の一部分を切り取り、切り取られた部分にその半導体素子とは別に高耐圧Ｐ型ＭＯＳＦＥＴを設けるなどした、複合半導体素子などもある。例えば、特許文献１などがある。
【先行技術文献】
【特許文献】
【０００５】
特開２００２－１２４６８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述のような高耐圧ＭＯＳＦＥＴなどの半導体素子を備えた半導体装置では、パンチスルー電流が分離領域からドレイン領域へと流れてしまう問題がある。
【０００７】
本発明は、上記問題を解決するためになされたものであり、分離領域からドレイン領域へとパンチスルー電流が流れることを抑制した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、上記目的を達成するためになされたものであり、半導体素子と、前記半導体素子を平面的に囲繞する第１導電型の分離領域とを備えた半導体装置であって、
前記半導体素子は、
第１導電型の半導体基板上に形成された第２導電型の第１半導体領域と、
該第１半導体領域上に形成された第１導電型の第２半導体領域と、
該第２半導体領域から離間し且つ前記第１半導体領域上に形成された第１導電型の第３半導体領域と、
前記第２半導体領域と前記第３半導体領域の間の前記第１半導体領域の表面領域に形成されたチャネル領域と、
該チャネル領域上に絶縁膜を介して形成されたゲート電極と、
前記第２半導体領域と電気的に接続した第１主電極と、
前記第３半導体領域と電気的に接続した第２主電極と、
前記分離領域上に設けられ、前記分離領域と電気的に接続した分離電極と、
前記第２主電極と前記ゲート電極との間に設けられ、複数の導体膜が互いに離間して並置された第１の容量性フィールドプレート群と、
前記第２主電極７と分離電極との間に設けられ、複数の導体膜が互いに離間して並置された第２の容量性フィールドプレート群と、を備え、
前記第１の容量性フィールドプレート群を構成する前記複数の導電体膜のうちの前記第２主電極に隣接した導電体膜と、前記第２の容量性フィールドプレート群を構成する前記複数の導電体膜のうちの前記第２主電極に隣接した導電体膜とが物理的に接続していないものである半導体装置を提供する。
【０００９】
このような半導体装置によれば、分離領域からドレイン領域へとパンチスルー電流が流れることを抑制できるものとなる。
【００１０】
このとき、前記第１の容量性フィールドプレート群及び前記第２の容量性フィールドプレート群は、それぞれ、断面視で高さ位置の異なる上部導電体群と下部導電体群を備え、
前記半導体装置を平面視したときに、前記第２の容量性フィールドプレート群を構成する上部導電体群と下部導電体群が重なる領域の面積は、前記第１の容量性フィールドプレート群を構成する上部導電体群と下部導電体群が重なる領域の面積よりも大きいものである半導体装置とすることができる。
（【００１１】以降は省略されています）

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