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公開番号2024165094
公報種別公開特許公報(A)
公開日2024-11-28
出願番号2023080959
出願日2023-05-16
発明の名称ヒューズメモリ回路および半導体装置
出願人ローム株式会社
代理人個人,個人
主分類H01L 21/82 20060101AFI20241121BHJP(基本的電気素子)
要約【課題】信頼性を高めたヒューズメモリ回路を提供する。
【解決手段】ヒューズメモリ回路100は、ヒューズユニット110を備える。ヒューズ素子F1は、その第1端が第1ライン102と接続され、電流を流すことにより電気的に遮断状態となる。第1トランジスタM1は、そのソースが第2ライン104と接続され、そのゲートに書込イネーブル信号WRITE_ENを受ける。第2トランジスタM2は、そのソースが第1トランジスタM1のドレインと接続され、そのドレインがヒューズ素子F1の第2端と接続される。制御回路120は、書込イネーブル信号WRITE_ENと第2トランジスタM2のドレインの電圧V_D2に応じて、第2トランジスタM2のゲート電圧V_G2を制御する。
【選択図】図2
特許請求の範囲【請求項１】
電源ラインと接地ラインの一方である第１ラインと、
前記電源ラインと前記接地ラインの他方である第２ラインと、
第１ヒューズユニットと、
を備え、
前記第１ヒューズユニットは、
出力ノードと、
その第１端が前記第１ラインと接続され、電流を流すことにより電気的に遮断状態となるヒューズ素子と、
そのソースが前記第２ラインと接続され、そのゲートに書込イネーブル信号を受ける第１トランジスタと、
そのソースが前記第１トランジスタのドレインと接続され、そのドレインが前記ヒューズ素子の第２端と接続された第２トランジスタと、
書込イネーブル信号と前記第２トランジスタの前記ドレインの電圧に応じて、前記第２トランジスタのゲート電圧を制御する制御回路と、
を備える、ヒューズメモリ回路。
続きを表示（約 1,500 文字）【請求項２】
前記制御回路は、組み合わせ回路で構成される、請求項１に記載のヒューズメモリ回路。
【請求項３】
前記第１ラインは前記電源ラインであり、前記第２ラインは前記接地ラインであり、
前記第１トランジスタおよび前記第２トランジスタはＮチャンネルであり、
前記組み合わせ回路は、前記第２トランジスタの前記ドレインの電圧と、前記書込イネーブル信号の反転信号と、を受ける否定論理積ゲートを含む、請求項２に記載のヒューズメモリ回路。
【請求項４】
前記否定論理積ゲートの入力しきい値電圧は、前記出力ノードの信号を受ける論理ゲート素子の入力しきい値電圧より高い、請求項３に記載のヒューズメモリ回路。
【請求項５】
前記否定論理積ゲートは、
第１入力ノードと、
第２入力ノードと、
出力ノードと、
前記電源ラインと前記出力ノードの間に並列に接続された、第１ＰＭＯＳトランジスタおよび第２ＰＭＯＳトランジスタと、
前記出力ノードと前記接地ラインの間に直列に接続された、第１ＮＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタと、
を含み、
前記第１ＰＭＯＳトランジスタのゲートおよび前記第１ＮＭＯＳトランジスタのゲートは、前記第１入力ノードと接続され、前記第２ＰＭＯＳトランジスタのゲートおよび前記第２ＮＭＯＳトランジスタのゲートは、前記第２入力ノードと接続され、
前記第１ＰＭＯＳトランジスタおよび前記第２ＰＭＯＳトランジスタのサイズが、前記第１ＮＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタのサイズよりも大きい、請求項４に記載のヒューズメモリ回路。
【請求項６】
前記第１ラインは前記接地ラインであり、前記第２ラインは前記電源ラインであり、
前記第１トランジスタおよび前記第２トランジスタはＰチャンネルであり、
前記組み合わせ回路は、前記第２トランジスタの前記ドレインの電圧と、前記書込イネーブル信号の反転信号と、を受ける否論理和ゲートを含む、請求項２に記載のヒューズメモリ回路。
【請求項７】
前記制御回路は、
前記第２トランジスタの前記ドレインの電圧を所定の判定電圧と比較するコンパレータを含む、請求項１に記載のヒューズメモリ回路。
【請求項８】
前記コンパレータは、前記ヒューズメモリ回路のプログラム工程においてネゲート、通常動作時にアサートされるイネーブル信号を受け、
前記制御回路は、前記イネーブル信号がネゲートされているときに、前記第２トランジスタをオンするように構成される、請求項７に記載のヒューズメモリ回路。
【請求項９】
前記判定電圧は、前記出力ノードの信号を受ける論理ゲート素子の入力しきい値電圧より高い、請求項７または８に記載のヒューズメモリ回路。
【請求項１０】
前記第１ヒューズユニットと同じ構成を有し、前記第１ヒューズユニットと並列に接続された第２ヒューズユニットと、
前記第１ヒューズユニットの前記出力ノードの信号を受ける第１インバータと、
前記第２ヒューズユニットの前記出力ノードの信号を受ける第２インバータと、
をさらに備え、
前記第１インバータの出力は、前記第２ヒューズユニットの前記出力ノードと接続され、前記第２インバータの出力は、前記第１ヒューズユニットの前記出力ノードと接続されている、請求項１から９のいずれかに記載のヒューズメモリ回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、ヒューズメモリ回路に関する。
続きを表示（約 1,200 文字）【背景技術】
【０００２】
各種半導体装置において、製造後の特性調整や構成変更を行う技術として、トリミングが知られている。トリミングは連続（アナログ）的に行う方法と、離散（デジタル）的に行う方法があるが、近年ではコスト的に有利なデジタル・トリミングが好まれる。
【０００３】
コスト的に有利な理由は、微細化による面積効率の良いデジタル回路利用が容易になったことや、レーザートリミングなど余分なテストフローを不要とすることが挙げられる。
【０００４】
また、トリミング値が確定的となるため、機能の切り替えや、冗長回路ＯＮ／ＯＦＦの不良品救済による歩留まり向上もデジタル・トリミングが好まれる要因である。
【０００５】
デジタル・トリミングの手法として、次の方法が知られている。
・不揮発性メモリ（EEPROM，Flashメモリ，FeRAM，MRAM，PRAMなど）
・ヒューズ（ポリシリコン溶断，メタル配線溶断）
・アンチヒューズ（ツェナーザッピング，ゲート酸化膜ブレークダウン）
【０００６】
ヒューズメモリ回路は、ポリシリコンやメタル配線などのヒューズ素子と、ヒューズ素子と直列に接続されるトランジスタと、を含む構成が一般的である。ヒューズメモリ回路には、ヒューズ素子の切断／導通によって１ビットの情報が保持される。プログラム（トリミング）の工程において、トランジスタとヒューズ素子の両端間に、高い電源電圧が印加される。この状態で、トランジスタをオンすることでヒューズ素子に大電流が流れ、ヒューズ素子を切断することができる。
【先行技術文献】
【特許文献】
【０００７】
特開２００５－８５９８０号公報
国際公開ＷＯ２０２３／２７６７３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ヒューズメモリ回路が集積化されたＩＣ（Integrated Circuit）は、プログラム後にアプリケーション回路に組み込まれる。ヒューズメモリ回路を構成するトランジスタは、オフに固定される。
【０００９】
ところが、このトランジスタは、サージの印加や経時的な劣化によって、導通モードで故障する可能性がゼロではない。もしトランジスタが導通モードで故障すると、ヒューズ素子に大電流が流れ、ヒューズメモリ回路に記録された値が破壊される。この問題は特に、アプリケーション回路において、トランジスタとヒューズ素子の両端間に、プログラム時と同程度の高い電源電圧が印加される場合に起こりうる。
【００１０】
本開示は係る状況においてされたものであり、そのある態様の例示的な目的のひとつは、信頼性を高めたヒューズメモリ回路の提供にある。
【課題を解決するための手段】
（【００１１】以降は省略されています）

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