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公開番号2024164627
公報種別公開特許公報(A)
公開日2024-11-27
出願番号2023080248
出願日2023-05-15
発明の名称半導体集積回路
出願人ローム株式会社
代理人個人,個人
主分類H01L 21/822 20060101AFI20241120BHJP(基本的電気素子)
要約【課題】ヒューズメモリ回路の信頼性を高めた半導体集積回路を提供する。
【解決手段】電源ピンVDDは、外部電源電圧V_DD1を受ける。ヒューズメモリ回路110は、ヒューズ素子F1,F2を含む。電源回路130は、外部電源電圧V_DD1を受け、出力がヒューズメモリ回路と接続される。電源回路130は、第1状態において、(i)ヒューズメモリ回路110の電源ライン104に、ヒューズ素子F1,F2を切断可能な第1電圧レベルV₁の内部電源電圧VDD1を供給する。電源回路130は、第2状態において、ヒューズメモリ回路110の電源ライン104に、第1電圧レベルV₁より低く、ヒューズ素子F1,F2を切断不能な第2電圧レベルV₂の内部電源電圧V_DD2を供給する。
【選択図】図2
特許請求の範囲【請求項１】
外部電源電圧を受ける電源ピンと、
ヒューズ素子を含むヒューズメモリ回路と、
前記外部電源電圧を受け、出力が前記ヒューズメモリ回路と接続され、（i）前記ヒューズメモリ回路の電源ラインに、前記ヒューズ素子を切断可能な第１電圧レベルの内部電源電圧を供給する第１状態と、（ii）前記ヒューズメモリ回路の電源ラインに、前記第１電圧レベルより低く、前記ヒューズ素子を切断不能な第２電圧レベルの前記内部電源電圧を供給する第２状態と、が、制御信号に応じて切りかえ可能な電源回路と、
を備える、半導体集積回路。
続きを表示（約 1,000 文字）【請求項２】
前記第１電圧レベルは、前記外部電源電圧と実質的に等しい、請求項１に記載の半導体集積回路。
【請求項３】
前記電源回路は、
前記第１状態においてディセーブル状態となり、前記第２状態においてイネーブル状態となり、前記ヒューズメモリ回路の前記電源ラインに、前記第２電圧レベルの前記内部電源電圧を発生する定電圧回路と、
前記電源ピンと前記ヒューズメモリ回路の前記電源ラインの間に設けられ、前記第１状態においてオン状態となり、前記第２状態においてオフ状態となるスイッチと、
を含む、請求項２に記載の半導体集積回路。
【請求項４】
前記定電圧回路は、
前記電源ピンと前記ヒューズメモリ回路の前記電源ラインの間に設けられた第１トランジスタと、
前記第１トランジスタの制御端子に制御電圧を供給する電源制御回路と、
を含む、請求項３に記載の半導体集積回路。
【請求項５】
前記定電圧回路はソースフォロア回路またはエミッタフォロア回路である、請求項４に記載の半導体集積回路。
【請求項６】
前記電源制御回路は、
定電流を生成する定電流源と、
前記定電流の経路上に設けられた少なくともひとつの定電圧素子と、
を含み、前記少なくともひとつの定電圧素子の電圧降下にもとづく前記制御電圧を、前記第１トランジスタの前記制御端子に供給する、請求項５に記載の半導体集積回路。
【請求項７】
前記定電圧素子は、ゲートドレイン間が接続された電界効果トランジスタである、請求項６に記載の半導体集積回路。
【請求項８】
前記電源制御回路は、
定電流を生成する定電流源と、
前記定電流の経路上に設けられたインピーダンス素子と、
を含み、前記インピーダンス素子の電圧降下にもとづく前記制御電圧を、前記第１トランジスタの前記制御端子に供給する、請求項５に記載の半導体集積回路。
【請求項９】
前記電圧制御回路は、リニアレギュレータを含む、請求項４に記載の半導体集積回路。
【請求項１０】
前記定電圧回路は、
前記電源ピンと前記ヒューズメモリ回路の前記電源ラインの間に、前記第１トランジスタと直列に接続され、前記第１状態においてオフ、前記第２状態においてオンとなる第２トランジスタをさらに含む、請求項４から９のいずれかに記載の半導体集積回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、ヒューズメモリ回路を備える半導体集積回路に関する。
続きを表示（約 1,200 文字）【背景技術】
【０００２】
各種半導体装置において、製造後の特性調整や構成変更を行う技術として、トリミングが知られている。トリミングは連続（アナログ）的に行う方法と、離散（デジタル）的に行う方法があるが、近年ではコスト的に有利なデジタル・トリミングが好まれる。
【０００３】
コスト的に有利な理由は、微細化による面積効率の良いデジタル回路利用が容易になったことや、レーザートリミングなど余分なテストフローを不要とすることが挙げられる。
【０００４】
また、トリミング値が確定的となるため、機能の切り替えや、冗長回路ＯＮ／ＯＦＦの不良品救済による歩留まり向上もデジタル・トリミングが好まれる要因である。
【０００５】
デジタル・トリミングの手法として、次の方法が知られている。
・不揮発性メモリ（EEPROM，Flashメモリ，FeRAM，MRAM，PRAMなど）
・ヒューズ（ポリシリコン溶断，メタル配線溶断）
・アンチヒューズ（ツェナーザッピング，ゲート酸化膜ブレークダウン）
【０００６】
ヒューズメモリ回路は、ポリシリコンやメタル配線などのヒューズ素子と、ヒューズ素子と直列に接続されるトランジスタと、を含む構成が一般的である。ヒューズメモリ回路には、ヒューズ素子の切断／導通によって１ビットの情報が保持される。プログラム（トリミング）の工程において、トランジスタとヒューズ素子の両端間に、高い電源電圧が印加される。この状態で、トランジスタをオンすることでヒューズ素子に大電流が流れ、ヒューズ素子を切断することができる。
【先行技術文献】
【特許文献】
【０００７】
特開２００５－８５９８０号公報
国際公開ＷＯ２０２３／２７６７３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ヒューズメモリ回路が集積化されたＩＣ（Integrated Circuit）は、プログラム後にアプリケーション回路に組み込まれる。ヒューズメモリ回路を構成するトランジスタは、オフに固定される。
【０００９】
ところが、このトランジスタは、サージの印加や経時的な劣化によって、導通モードで故障する可能性がゼロではない。もしトランジスタが導通モードで故障すると、ヒューズ素子に大電流が流れ、ヒューズメモリ回路に記録された値が破壊される。この問題は特に、アプリケーション回路において、トランジスタとヒューズ素子の両端間に、プログラム時と同程度の高い電源電圧が印加される場合に起こりうる。
【００１０】
本開示は係る状況においてされたものであり、そのある態様の例示的な目的のひとつは、ヒューズメモリ回路の信頼性を高めた半導体集積回路の提供にある。
【課題を解決するための手段】
（【００１１】以降は省略されています）

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