特許ウォッチ

公開番号2024157919
公報種別公開特許公報(A)
公開日2024-11-08
出願番号2023072589
出願日2023-04-26
発明の名称試験装置,試験方法および情報処理プログラム
出願人富士通株式会社
代理人弁理士法人真田特許事務所,個人
主分類G06F 11/22 20060101AFI20241031BHJP(計算;計数)
要約【課題】演算装置の検証において、演算装置のバッファを高負荷状態にする。
【解決手段】複数のバッファ27を有し、メモリ12に接続される演算装置20による試験プログラム100の実行中に、複数のバッファ27のうちメモリアクセス命令の格納に使用される数が閾値より大きくなる時に実行されるメモリアクセス命令の位置を示す第1アドレスを取得し、試験プログラム100における、第1アドレスから所定の命令数分遡った位置の第2アドレスから第1アドレスまでの範囲を繰り返すループを、試験プログラム100に追加することで、この試験プログラム100を書き換え、演算装置20に、書き換え後の試験プログラム100をさらに実行させる。
【選択図】図2
特許請求の範囲【請求項１】
複数のバッファを有し、メモリに接続される演算装置による試験プログラムの実行中に、前記複数のバッファのうちメモリアクセス命令の格納に使用される数が閾値より大きくなる時に実行されるメモリアクセス命令の位置を示す第１アドレスを取得し、
前記試験プログラムにおける、前記第１アドレスから所定の命令数分遡った位置の第２アドレスから前記第１アドレスまでの範囲を繰り返すループを、前記試験プログラムに追加することで、前記試験プログラムを書き換え、
前記演算装置に、書き換え後の前記試験プログラムをさらに実行させる
制御部を有することを特徴とする、試験装置。
続きを表示（約 1,200 文字）【請求項２】
前記閾値が、前記試験プログラムの実行中における、前記複数のバッファのうちメモリアクセス命令の格納に使用された数の最大値である
ことを特徴とする、請求項１に記載の試験装置。
【請求項３】
前記複数のバッファのうちメモリアクセス命令の格納に使用された数の最大値を記憶する保存部を備え、
前記演算装置から通知される前記バッファの使用数と、前記保存部に保存された使用数とを比較し、
前記演算装置から通知される前記バッファの使用数が、前記保存部に保存された使用数より大きくなる時に実行されるメモリアクセス命令の位置を前記第１アドレスとする
ことを特徴とする、請求項２に記載の試験装置。
【請求項４】
前記試験プログラムを書き換える処理が、
前記試験プログラムにおける、前記第１アドレスに後続する位置に、ループカウントをデクリメントする命令コードを書き込み、
前記試験プログラムにおける、前記ループカウントをデクリメントする命令コードに後続する位置に、当該試験プログラムにおける所定の命令数分遡った位置へ分岐させる条件分岐命令コードを書き込む
処理を含むことを特徴とする、請求項１～３のいずれか１項に記載の試験装置。
【請求項５】
メモリとプロセッサとを有する試験装置において、
複数のバッファを有し、前記メモリに接続される演算装置による試験プログラムの実行中に、前記複数のバッファのうちメモリアクセス命令の格納に使用されるが閾値より大きくなる時に実行されるメモリアクセス命令の位置を示す第１アドレスを取得し、
前記試験プログラムにおける、前記第１アドレスから所定の命令数分遡った位置の第２アドレスから前記第１アドレスまでの範囲を繰り返すループを、前記試験プログラムに追加することで、前記試験プログラムを書き換え、
前記演算装置に、書き換え後の前記試験プログラムをさらに実行させる
処理を前記プロセッサが実行することを特徴とする、試験方法。
【請求項６】
メモリとプロセッサとを有する試験装置において、
複数のバッファを有し、前記メモリに接続される演算装置による試験プログラムの実行中に、前記複数のバッファのうちメモリアクセス命令の格納に使用される数が閾値より大きくなる時に実行されるメモリアクセス命令の位置を示す第１アドレスを取得し、
前記試験プログラムにおける、前記第１アドレスから所定の命令数分遡った位置の第２アドレスから前記第１アドレスまでの範囲を繰り返すループを、前記試験プログラムに追加することで、前記試験プログラムを書き換え、
前記演算装置に、書き換え後の前記試験プログラムをさらに実行させる
処理を前記プロセッサに実行させることを特徴とする、情報処理プログラム。

発明の詳細な説明【技術分野】
【０００１】
本発明は、試験装置，試験方法および情報処理プログラムに関する。
続きを表示（約 1,200 文字）【背景技術】
【０００２】
プロセッサの開発では、実際に製造する前の論理設計段階においてプロセッサ検証装置（シミュレータやエミュレータ）を用いてプロセッサの論理回路設計の正しさを検証することが行なわれている。この検証において、できるだけ多くの問題を発見し修正することで、プロセッサの品質が確保され、製造後の安定した動作が保証される。
【０００３】
プロセッサ検証装置は、例えば、ＦＰＧＡ（Field Programmable Gate Array）とメモリとを備え、メモリ上に展開された試験プログラムをＦＰＧＡに実行させることで、このＦＰＧＡに試験対象のプロセッサ（試験対象プロセッサ，被試験プロセッサ）を模擬動作させる。
【０００４】
そして、このＦＰＧＡによるプロセッサ模擬動作において、例えば、試験プログラムが最後まで実行された場合には、試験対象プロセッサの動作に問題がないと判断できる。また、プロセッサ模擬動作のハングや異常割り込みの発生により試験プログラムが最後まで実行されない場合には、試験対象プロセッサの動作に問題があると判断できる。
【０００５】
さて、試験対象プロセッサの一例としてＣＰＵ（Central Processing Unit）が挙げられる。
【０００６】
ＣＰＵにおいては、メモリコントローラが備えられ、このメモリコントローラにメモリが接続される。ここで、メモリライト命令が連続した場合には、メモリのコアクロックとメモリが接続されるバスクロックとの時間差からメモリライトの完了待ちが発生する。
【０００７】
このようなメモリライトの完了待ちの発生を解消するため、一般的に、ＣＰＵにおいては、メモリへのアクセスを制御するためのアクセス制御ユニットにライトバッファが備えられている。
【０００８】
ライトバッファは複数のバッファ領域（以下、単にバッファという）を有する。ライトバッファにはＦＩＦＯ（First In First Out）でメモリライト命令が格納される。ライトバッファに備えられるバッファの数をバッファ段数といってよい。
【０００９】
発行されたメモリライト命令をライトバッファに書き込むことで、その後、ＣＰＵはメモリライトの完了待ちをすることなく、次のメモリライト命令を実行可能となり、ＣＰＵの実行速度低下を抑えることができる。
【００１０】
ライトバッファがフル（バッファフル）の状態になれば、ＣＰＵは完了待ちの状態となるが、回路設計者は、命令フェッチにかかる時間や、メモリアクセス制御機構などを考慮して、ライトバッファフルが発生しないようにバッファ段数を設計している。
（【００１１】以降は省略されています）

関連特許