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公開番号2024148778
公報種別公開特許公報(A)
公開日2024-10-18
出願番号2023062211
出願日2023-04-06
発明の名称駆動回路
出願人三菱電機株式会社
代理人個人,個人
主分類H02M 1/00 20070101AFI20241010BHJP(電力の発電,変換,配電)
要約【課題】本開示は、小規模な構成により消費電力を抑制しつつ、パワー半導体素子の短絡発生時のサージ電圧を抑制する、駆動回路の提供を目的とする。
【解決手段】ゲートドライバIC101は、IGBT201を駆動する複数のスイッチング素子と、IGBT201のエミッタ端子とグランドとの間に接続されたシャント抵抗202の電位がVth1以上である場合にアラーム信号を出力するコンパレータ31と、アラーム信号の出力開始後にトリガ信号を出力する遅延回路33と、複数のスイッチング素子のオンおよびオフを制御する制御部34と、を備える。上アームのスイッチング素子は、同一の電圧源51に接続されたPMOS11,12を含む。下アームのスイッチング素子は、NMOS21,22を含む。制御部34は、アラーム信号が出力されるとPMOS12をオフにし、トリガ信号が出力されるとNMOS22をオンにする。
【選択図】図1
特許請求の範囲【請求項１】
パワー半導体素子を駆動する複数のスイッチング素子と、
前記パワー半導体素子の主端子とグランドとの間に接続されたシャント抵抗の電位が予め定められた第１の閾値以上である場合にアラーム信号を出力する過電流検出器と、
前記過電流検出器による前記アラーム信号の出力開始後にトリガ信号を出力するトリガ信号発生回路と、
前記複数のスイッチング素子のオンおよびオフを制御する制御部と、を備え、
前記複数のスイッチング素子は、上アームのスイッチング素子と下アームのスイッチング素子とを含み、
前記上アームのスイッチング素子は、同一の電源に接続された第１上段スイッチング素子および第２上段スイッチング素子を含み、
前記下アームのスイッチング素子は第１下段スイッチング素子および第２下段スイッチング素子を含み、
前記制御部は、前記アラーム信号が出力されると前記第２上段スイッチング素子をオフにし、前記トリガ信号が出力されると前記第２下段スイッチング素子をオンにする、
駆動回路。
続きを表示（約 1,300 文字）【請求項２】
前記第１上段スイッチング素子の制御端子と前記第２上段スイッチング素子の制御端子とが接続され、
前記制御部は、前記アラーム信号が出力されると前記第１上段スイッチング素子および前記第２上段スイッチング素子をオフにする、
請求項１に記載の駆動回路。
【請求項３】
前記第１上段スイッチング素子の制御端子と前記制御部との間に設けられた電圧調整回路を備え、
前記電圧調整回路は、前記アラーム信号が出力されると前記制御部からの信号を受けて、前記第１上段スイッチング素子の電圧降下量を増加させる、
請求項１に記載の駆動回路。
【請求項４】
前記同一の電源と前記第１上段スイッチング素子および前記第２上段スイッチング素子との間に設けられた電圧切替回路をさらに備え、
前記電圧切替回路は、前記アラーム信号が出力されると前記制御部からの信号を受けて、前記第１上段スイッチング素子および前記第２上段スイッチング素子に入力される電源電圧を第１電圧から第２電圧に低減する、
請求項１に記載の駆動回路。
【請求項５】
前記トリガ信号発生回路は、前記過電流検出器からの前記アラーム信号の入力が予め定められた継続時間以上継続した場合に前記トリガ信号を出力する遅延回路である、
請求項１に記載の駆動回路。
【請求項６】
前記トリガ信号発生回路は、前記アラーム信号継続時に前記パワー半導体素子の制御端電圧が予め定められた閾値電圧以上である場合に前記トリガ信号を出力する制御端電圧検出器である、
請求項１に記載の駆動回路。
【請求項７】
前記トリガ信号発生回路は、前記シャント抵抗の電位が前記第１の閾値より大きい第２の閾値以上になった場合に前記トリガ信号を出力する、
請求項１に記載の駆動回路。
【請求項８】
前記上アームのスイッチング素子は、前記第１上段スイッチング素子および前記第２上段スイッチング素子が接続された電源より高い電圧を出力する電源に接続された第３上段スイッチング素子を含み、
前記制御部は、前記パワー半導体素子のターンオン時に前記第１上段スイッチング素子および前記第２上段スイッチング素子をオンにした後、前記過電流検出器が前記アラーム信号を出力しない場合には、前記第１上段スイッチング素子および前記第２上段スイッチング素子のオンから予め定められた時間が経過した後に前記第３上段スイッチング素子をオンにする、
請求項１に記載の駆動回路。
【請求項９】
前記下アームのスイッチング素子は第３下段スイッチング素子を備え、
前記制御部は、前記アラーム信号が出力されると前記第１下段スイッチング素子および前記第２下段スイッチング素子をオフのまま前記第３下段スイッチング素子をオンにする、
請求項１に記載の駆動回路。
【請求項１０】
前記パワー半導体素子はワイドバンドギャップ半導体からなるＦＥＴである、
請求項１に記載の駆動回路。

発明の詳細な説明【技術分野】
【０００１】
本開示は、パワー半導体素子の駆動回路に関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
特許文献１には、ＩＧＢＴ（Insulated Gate Bipolar Transistor）に短絡が発生した時に、ＩＧＢＴのゲートに接続された下アームのスイッチング素子を導通させ、ＩＧＢＴのゲートへ流れる電流を抑えることにより、ＩＧＢＴのソフト遮断時のサージ電圧を抑制する駆動回路が開示されている。
【先行技術文献】
【特許文献】
【０００３】
特開２００３－１３４７９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の駆動回路では、ＩＧＢＴのゲートへ流れる電流を低減するために下アームのスイッチング素子が必要である。また、上アームのスイッチング素子と下アームのスイッチング素子とを短絡することにより、消費電力が増大するという問題があった。
【０００５】
本開示は、上記の問題点を解決するためになされたものであり、小規模な構成により消費電力を抑制しつつ、パワー半導体素子の短絡発生時のサージ電圧を抑制する、駆動回路の提供を目的とする。
【課題を解決するための手段】
【０００６】
本開示の駆動回路は、パワー半導体素子を駆動する複数のスイッチング素子と、パワー半導体素子の主端子とグランドとの間に接続されたシャント抵抗の電位が予め定められた第１の閾値以上である場合にアラーム信号を出力する過電流検出器と、過電流検出器によるアラーム信号の出力開始後にトリガ信号を出力するトリガ信号発生回路と、複数のスイッチング素子のオンおよびオフを制御する制御部と、を備える。複数のスイッチング素子は、上アームのスイッチング素子と下アームのスイッチング素子とを含み、上アームのスイッチング素子は、同一の電源に接続された第１上段スイッチング素子および第２上段スイッチング素子を含み、下アームのスイッチング素子は第１下段スイッチング素子および第２下段スイッチング素子を含み、制御部は、アラーム信号が出力されると第２上段スイッチング素子をオフにし、トリガ信号が出力されると第２下段スイッチング素子をオンにする。
【発明の効果】
【０００７】
本開示の駆動回路によれば、下アームをメイン遮断用の第１下段スイッチング素子とソフト遮断用の第２下段スイッチング素子とで構成することが出来るため、回路規模を縮小できる。また、上アームのスイッチング素子と下アームのスイッチング素子とが短絡しないため、消費電力を抑制しつつ、サージ電圧を抑制し、短絡発生時の保護機能の信頼性を高めることができる。また、上アームのスイッチング素子に対して複数の駆動電源を必要としないため、回路規模が縮小できる。
【図面の簡単な説明】
【０００８】
実施の形態１に係る駆動回路の回路図である。
実施の形態１に係る駆動回路の動作を示す図である。
実施の形態２に係る駆動回路の回路図である。
実施の形態２に係る駆動回路の動作を示す図である。
実施の形態３に係る駆動回路の回路図である。
実施の形態３に係る駆動回路の動作を示す図である。
実施の形態４に係る駆動回路の回路図である。
実施の形態４に係る駆動回路の動作を示す図である。
実施の形態５に係る駆動回路の回路図である。
実施の形態５に係る駆動回路の動作を示す図である。
実施の形態６に係る駆動回路の回路図である。
実施の形態６に係る駆動回路の動作を示す図である。
実施の形態７に係る駆動回路の回路図である。
実施の形態７に係る駆動回路の通常時の動作を示す図である。
実施の形態７に係る駆動回路の短絡発生時の動作を示す図である。
実施の形態８に係る駆動回路の回路図である。
実施の形態８に係る駆動回路の動作を示す図である。
【発明を実施するための形態】
【０００９】
＜Ａ．実施の形態１＞
＜Ａ－１．構成＞
図１は、実施の形態１に係る駆動回路であるゲートドライバＩＣ（Integrated Circuit）１０１の回路図である。ゲートドライバＩＣ１０１は、パワー半導体素子であるＩＧＢＴ２０１を駆動する。ゲートドライバＩＣ１０１は、入力端子ＩＮ、出力端子ＯＵＴ、および短絡検出端子ＳＣを備えている。出力端子ＯＵＴはＩＧＢＴ２０１の制御端子であるゲート端子に接続される。ＩＧＢＴ２０１の主端子であるエミッタ端子はシャント抵抗２０２を介してグランドに接続される。ＩＧＢＴ２０１のエミッタ端子とシャント抵抗２０２との間には、短絡検出端子ＳＣが接続される。
【００１０】
ゲートドライバＩＣ１０１は、上段すなわち上アームのスイッチング素子としてＰＭＯＳ（P-channel Metal Oxide Semiconductor）１１およびＰＭＯＳ１２を備え、下段すなわち下アームのスイッチング素子としてＮＭＯＳ（N-channel Metal Oxide Semiconductor）２１およびＮＭＯＳ２２を備える。ＰＭＯＳ１１およびＰＭＯＳ１２を第１上段スイッチング素子および第２上段スイッチング素子とも称し、ＮＭＯＳ２１およびＮＭＯＳ２２を第１下段スイッチング素子および第２下段スイッチング素子とも称する。
（【００１１】以降は省略されています）

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