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公開番号2024141802
公報種別公開特許公報(A)
公開日2024-10-10
出願番号2023053641
出願日2023-03-29
発明の名称制御回路及び整流回路
出願人新電元工業株式会社
代理人弁理士法人酒井国際特許事務所
主分類H02M 7/12 20060101AFI20241003BHJP(電力の発電,変換,配電)
要約【課題】ハードウェア量を抑制する。
【解決手段】ドレインが第1端子に電気的に接続され、ゲートが第1ノードに電気的に接続され、ソースが第2ノードに電気的に接続されたトランジスタと、カソードが第1ノードに電気的に接続され、アノードが第4端子に電気的に接続されたツェナーダイオードと、第2ノードから第3端子へ向かう方向の第1電流を通過させる電流通過回路と、第3端子の電圧を第1ノードへ通過させる電圧通過回路と、第2ノードの電圧が第1閾値電圧以下になった場合に、整流トランジスタをオンに制御する第1レベルの制御信号を第2端子に出力し、第2ノードの電圧が第2閾値電圧以上になった場合に、整流トランジスタをオフに制御する第2レベルの制御信号を第2端子に出力する信号出力回路と、を含む。
【選択図】図2
特許請求の範囲【請求項１】
ドレインとソースとの間に印加される電圧を整流する整流トランジスタを制御する制御回路であって、
前記整流トランジスタのドレインに電気的に接続された第１端子と、
前記整流トランジスタのゲートに電気的に接続された第２端子と、
前記制御回路の電源電圧を発生するコンデンサの一端に電気的に接続された第３端子と、
前記整流トランジスタのソース及び前記コンデンサの他端に電気的に接続された第４端子と、
ドレインが前記第１端子に電気的に接続され、ゲートが第１ノードに電気的に接続され、ソースが第２ノードに電気的に接続されたトランジスタと、
カソードが前記第１ノードに電気的に接続され、アノードが前記第４端子に電気的に接続されたツェナーダイオードと、
一端が前記第２ノードに電気的に接続され、他端が前記第３端子に電気的に接続され、前記第２ノードから前記第３端子へ向かう方向の第１電流を通過させる電流通過回路と、
一端が前記第３端子に電気的に接続され、他端が前記第１ノードに電気的に接続され、前記第３端子の電圧を前記第１ノードへ通過させる電圧通過回路と、
前記第２ノードの電圧が予め定められた第１閾値電圧以下になった場合に、前記整流トランジスタをオンに制御する第１レベルの制御信号を前記第２端子に出力し、前記第２ノードの電圧が予め定められた第２閾値電圧以上になった場合に、前記整流トランジスタをオフに制御する第２レベルの前記制御信号を前記第２端子に出力する信号出力回路と、
を含む、
ことを特徴とする、制御回路。
続きを表示（約 1,000 文字）【請求項２】
前記信号出力回路は、
前記制御信号が第２レベルの場合に、前記第１閾値電圧を出力し、前記制御信号が第１レベルの場合に、前記第２閾値電圧を出力する定電圧源と、
前記第２ノードの電圧と、前記定電圧源から出力される電圧と、を比較して前記制御信号を出力する比較回路と、
を含む、
ことを特徴とする、請求項１に記載の制御回路。
【請求項３】
前記信号出力回路は、
前記第２ノードの電圧を予め定められたオフセット値だけ正方向にオフセットさせた電圧を前記比較回路に出力する電圧オフセット回路を更に含み、
前記定電圧源は、
前記制御信号が第２レベルの場合に、前記第１閾値電圧を前記オフセット値だけ正方向にオフセットさせた電圧を前記比較回路に出力し、前記制御信号が第１レベルの場合に、前記第２閾値電圧を前記オフセット値だけ正方向にオフセットさせた電圧を前記比較回路に出力する、
ことを特徴とする、請求項２に記載の制御回路。
【請求項４】
前記第１電流が予め定められた閾値電流以上の場合に、前記第１ノードの電圧を抑制することにより、前記第１電流を抑制する電流抑制回路を更に含む、
ことを特徴とする、請求項１に記載の制御回路。
【請求項５】
前記トランジスタは、エンハンスメント型トランジスタであり、
一端が前記第１端子に電気的に接続され、他端が前記第１ノードに電気的に接続された第１抵抗を更に含み、
前記電圧通過回路は、直列接続された第２抵抗及びダイオードを含み、前記ダイオードは、カソードが前記第１ノードの側に電気的に接続され、アノードが前記第３端子の側に電気的に接続されている、
ことを特徴とする、請求項１に記載の制御回路。
【請求項６】
前記トランジスタは、デプレッション型トランジスタであり、
前記電圧通過回路は、第２抵抗を含む、
ことを特徴とする、請求項１に記載の制御回路。
【請求項７】
交流電圧を直流電圧に整流する整流回路であって、
ブリッジ接続された複数の整流回路と、
前記複数の整流回路を夫々制御する複数の請求項１に記載の制御回路と、
を含む、
ことを特徴とする、整流回路。

発明の詳細な説明【技術分野】
【０００１】
本開示は、制御回路及び整流回路に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
特許文献１には、ＡＣ同期整流型の電力変換回路が記載されている。
【先行技術文献】
【特許文献】
【０００３】
米国特許第１０７５６６４５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１記載の電力変換回路は、ＦＩＧ．５及びＦＩＧ．６を参照すると、大きな回路ブロックとして、コンパレータＣＰ、セレクタＭＵＸ１、コンパレータＣＰ２及びセレクタＭＵＸ２を有しており、ハードウェア量が多い。
【０００５】
本開示は、ハードウェア量を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
本開示の一態様の制御回路は、
ドレインとソースとの間に印加される電圧を整流する整流トランジスタを制御する制御回路であって、
前記整流トランジスタのドレインに電気的に接続された第１端子と、
前記整流トランジスタのゲートに電気的に接続された第２端子と、
前記制御回路の電源電圧を発生するコンデンサの一端に電気的に接続された第３端子と、
前記整流トランジスタのソース及び前記コンデンサの他端に電気的に接続された第４端子と、
ドレインが前記第１端子に電気的に接続され、ゲートが第１ノードに電気的に接続され、ソースが第２ノードに電気的に接続されたトランジスタと、
カソードが前記第１ノードに電気的に接続され、アノードが前記第４端子に電気的に接続されたツェナーダイオードと、
一端が前記第２ノードに電気的に接続され、他端が前記第３端子に電気的に接続され、前記第２ノードから前記第３端子へ向かう方向の第１電流を通過させる電流通過回路と、
一端が前記第３端子に電気的に接続され、他端が前記第１ノードに電気的に接続され、前記第３端子の電圧を前記第１ノードへ通過させる電圧通過回路と、
前記第２ノードの電圧が予め定められた第１閾値電圧以下になった場合に、前記整流トランジスタをオンに制御する第１レベルの制御信号を前記第２端子に出力し、前記第２ノードの電圧が予め定められた第２閾値電圧以上になった場合に、前記整流トランジスタをオフに制御する第２レベルの前記制御信号を前記第２端子に出力する信号出力回路と、
を含む、
ことを特徴とする。
【０００７】
前記制御回路において、
前記信号出力回路は、
前記制御信号が第２レベルの場合に、前記第１閾値電圧を出力し、前記制御信号が第１レベルの場合に、前記第２閾値電圧を出力する定電圧源と、
前記第２ノードの電圧と、前記定電圧源から出力される電圧と、を比較して前記制御信号を出力する比較回路と、
を含む、
ことを特徴とする。
【０００８】
前記制御回路において、
前記信号出力回路は、
前記第２ノードの電圧を予め定められたオフセット値だけ正方向にオフセットさせた電圧を前記比較回路に出力する電圧オフセット回路を更に含み、
前記定電圧源は、
前記制御信号が第２レベルの場合に、前記第１閾値電圧を前記オフセット値だけ正方向にオフセットさせた電圧を前記比較回路に出力し、前記制御信号が第１レベルの場合に、前記第２閾値電圧を前記オフセット値だけ正方向にオフセットさせた電圧を前記比較回路に出力する、
ことを特徴とする。
【０００９】
前記制御回路において、
前記第１電流が予め定められた閾値電流以上の場合に、前記第１ノードの電圧を抑制することにより、前記第１電流を抑制する電流抑制回路を更に含む、
ことを特徴とする。
【００１０】
前記制御回路において、
前記トランジスタは、エンハンスメント型トランジスタであり、
一端が前記第１端子に電気的に接続され、他端が前記第１ノードに電気的に接続された第１抵抗を更に含み、
前記電圧通過回路は、直列接続された第２抵抗及びダイオードを含み、前記ダイオードは、カソードが前記第１ノードの側に電気的に接続され、アノードが前記第３端子の側に電気的に接続されている、
ことを特徴とする。
（【００１１】以降は省略されています）

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