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公開番号2024136954
公報種別公開特許公報(A)
公開日2024-10-04
出願番号2023048268
出願日2023-03-24
発明の名称半導体装置
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人iX
主分類H01L 29/78 20060101AFI20240927BHJP(基本的電気素子)
要約【課題】サージ電流に対する耐性が高い半導体装置を提供する。
【解決手段】半導体装置は、第1電極と、第1導電型の第1半導体層と、第2導電型の第2半導体層と、前記第2半導体層の第1部分上に配置され、第1導電型の第3半導体層と、前記第2半導体層の第2部分上に配置され、第2導電型であり、キャリア濃度が前記第2半導体層のキャリア濃度よりも高い第4半導体層と、前記第2半導体層の第3部分上に配置され、第2導電型であり、キャリア濃度が前記第2半導体層のキャリア濃度よりも高く、第2方向における長さが前記第4半導体層の前記第2方向における長さよりも長い第5半導体層と、前記第2半導体層に絶縁膜を介して対向した第2電極と、前記第3半導体層、前記第4半導体層及び前記第5半導体層に接続された第3電極と、前記第5半導体層の直上域を含む領域に配置され、前記第3電極に接続された金属膜と、を備える。
【選択図】図1

特許請求の範囲【請求項１】
第１電極と、
前記第１電極に接続され、シリコン及び炭素を含む第１導電型の第１半導体層と、
前記第１半導体層の一部上に配置され、前記第１半導体層に接し、シリコン及び炭素を含む第２導電型の第２半導体層と、
前記第２半導体層の第１部分上に配置され、シリコン及び炭素を含む第１導電型の第３半導体層と、
前記第２半導体層の第２部分上に配置され、シリコン及び炭素を含み、第２導電型であり、キャリア濃度が前記第２半導体層のキャリア濃度よりも高い第４半導体層と、
前記第２半導体層の第３部分上に配置され、シリコン及び炭素を含み、第２導電型でありキャリア濃度が前記第２半導体層のキャリア濃度よりも高く、前記第１電極から前記第１半導体層に向かう第１方向に対して交差した第２方向における長さが前記第４半導体層の前記第２方向における長さよりも長い第５半導体層と、
前記第２半導体層における前記第１半導体層と前記第３半導体層との間に配置された部分に絶縁膜を介して対向した第２電極と、
前記第３半導体層、前記第４半導体層及び前記第５半導体層に接続された第３電極と、
前記第３電極上であって前記第５半導体層の直上域を含む領域に配置され、前記第３電極に接続された金属膜と、
を備えた半導体装置。
続きを表示（約 1,300 文字）【請求項２】
前記第１半導体層は、
前記第１電極上に配置された第１層と、
前記第１層上に配置され、キャリア濃度が前記第１層のキャリア濃度よりも低い第２層と、
を有し、
前記第１方向から見た前記第５半導体層の外縁と前記金属膜の外縁との最短距離は、前記第１方向における前記第１層と前記第２半導体層との最短距離以上である請求項１に記載の半導体装置。
【請求項３】
前記第５半導体層は複数設けられており、前記複数の第５半導体層は相互に離隔している請求項１または２に記載の半導体装置。
【請求項４】
前記複数の第５半導体層は、前記第２方向に沿って配列された請求項３に記載の半導体装置。
【請求項５】
前記複数の第５半導体層は、前記第１方向及び前記第２方向に平行な平面に対して交差する第３方向に沿っても配列された請求項４に記載の半導体装置。
【請求項６】
前記複数の第５半導体層は、前記第１方向及び前記第２方向に平行な平面に対して交差する第３方向に沿って配列された請求項３に記載の半導体装置。
【請求項７】
前記第５半導体層は、
前記第２方向に延びる部分と、
前記第１方向及び前記第２方向に平行な平面に対して交差する第３方向に沿って延びる部分と、
を有する請求項１または２に記載の半導体装置。
【請求項８】
前記第１半導体層における上方に前記第２半導体層が配置されていない部分と前記第３電極との間に配置され、前記第３電極に接続され、前記第１半導体層との間でショットキー接合を形成する金属層をさらに備えた請求項１または２に記載の半導体装置。
【請求項９】
第１電極と、
前記第１電極に接続され、シリコン及び炭素を含む第１導電型の第１半導体層と、
前記第１半導体層の一部上に配置され、前記第１半導体層に接し、シリコン及び炭素を含む第２導電型の第２半導体層と、
前記第２半導体層の一部上に配置され、前記第２半導体層に接し、シリコン及び炭素を含み、第２導電型であり、キャリア濃度が前記第２半導体層のキャリア濃度よりも高い第３半導体層と、
前記第１半導体層上に配置され、前記第１半導体層との間でショットキー接合を形成する金属層と、
前記金属層上に配置され、前記金属層に接続された第２電極と、
前記第２電極上であって前記第３半導体層の直上域を含む領域に配置され、前記第２電極に接続された金属膜と、
を備えた半導体装置。
【請求項１０】
前記第１半導体層は、
前記第１電極上に配置された第１層と、
前記第１層上に配置され、キャリア濃度が前記第１層のキャリア濃度よりも低い第２層と、
を有し、
前記第１方向から見た前記第３半導体層の外縁と前記金属膜の外縁との最短距離は、前記第１方向における前記第１層と前記第２半導体層との最短距離以上である請求項９に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、半導体装置に関する。
続きを表示（約 2,600 文字）【背景技術】
【０００２】
電力制御用半導体装置として、炭化シリコン（ＳｉＣ）を用いた装置がある。炭化シリコンは絶縁破壊電界強度がシリコン（Ｓｉ）よりも高く、高性能な電力制御用半導体装置を実現できる。電力制御用半導体装置は、システム故障等が発生したときに、短時間ではあるが定格電流よりも大きいサージ電流に耐える必要がある。特に、炭化シリコンはシリコンよりも素子抵抗を低くすることが可能であるため、炭化シリコンを用いた半導体装置はより高い電流密度で使われることが多い。このため、炭化シリコンを用いた半導体装置は、高サージ電流に耐えることが要求される。
【先行技術文献】
【特許文献】
【０００３】
特許第６６４９１８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、サージ電流に対する耐性が高い半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１電極と、前記第１電極に接続され、シリコン及び炭素を含む第１導電型の第１半導体層と、前記第１半導体層の一部上に配置され、前記第１半導体層に接し、シリコン及び炭素を含む第２導電型の第２半導体層と、前記第２半導体層の第１部分上に配置され、シリコン及び炭素を含む第１導電型の第３半導体層と、前記第２半導体層の第２部分上に配置され、シリコン及び炭素を含み、第２導電型であり、キャリア濃度が前記第２半導体層のキャリア濃度よりも高い第４半導体層と、前記第２半導体層の第３部分上に配置され、シリコン及び炭素を含み、第２導電型であり、キャリア濃度が前記第２半導体層のキャリア濃度よりも高く、前記第１電極から前記第１半導体層に向かう第１方向に対して交差した第２方向における長さが前記第４半導体層の前記第２方向における長さよりも長い第５半導体層と、前記第２半導体層における前記第１半導体層と前記第３半導体層との間に配置された部分に絶縁膜を介して対向した第２電極と、前記第３半導体層、前記第４半導体層及び前記第５半導体層に接続された第３電極と、前記第３電極上であって前記第５半導体層の直上域を含む領域に配置され、前記第３電極に接続された金属膜と、を備える。
【０００６】
実施形態に係る半導体装置は、第１電極と、前記第１電極に接続され、シリコン及び炭素を含む第１導電型の第１半導体層と、前記第１半導体層の一部上に配置され、前記第１半導体層に接し、シリコン及び炭素を含む第２導電型の第２半導体層と、前記第２半導体層の一部上に配置され、前記第２半導体層に接し、シリコン及び炭素を含み、第２導電型であり、キャリア濃度が前記第２半導体層のキャリア濃度よりも高い第３半導体層と、前記第１半導体層上に配置され、前記第１半導体層との間でショットキー接合を形成する金属層と、前記金属層上に配置され、前記金属層に接続された第２電極と、前記第２電極上であって前記第３半導体層の直上域を含む領域に配置され、前記第２電極に接続された金属膜と、を備える。
【図面の簡単な説明】
【０００７】
図１（ａ）は第１の実施形態に係る半導体装置を示す平面図であり、図１（ｂ）は第１の実施形態に係る半導体装置の半導体部分を示す平面図である。
図２は、第１の実施形態に係る半導体装置におけるゲート電極構造とサージトリガー層を示す平面図である。
図３は、図２に示すＡ－Ａ’線による断面図である。
図４は、図１（ｂ）に示すＢ－Ｂ’ 線による断面図である。
図５（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の動作を示す模式的断面図である。
図６（ａ）は比較例に係る半導体装置を示す平面図であり、図６（ｂ）は図６（ａ）に示すＤ－Ｄ’線による断面図である。
図７は、第１の実施形態の第１の変形例に係る半導体装置の半導体部分を示す平面図である。
図８は、第１の実施形態の第２の変形例に係る半導体装置の半導体部分を示す平面図である。
図９は、第１の実施形態の第３の変形例に係る半導体装置の半導体部分を示す平面図である。
図１０は、第１の実施形態の第４の変形例に係る半導体装置の半導体部分を示す平面図である。
図１１は、第１の実施形態の第５の変形例に係る半導体装置の半導体部分を示す平面図である。
図１２は、図１１に示すＥ－Ｅ’ 線による断面図である。
図１３（ａ）は第２の実施形態に係る半導体装置を示す平面図であり、図１３（ｂ）は第２の実施形態に係る半導体装置の半導体部分を示す平面図である。
図１４は、図１３（ａ）に示すＦ－Ｆ’ 線による断面図である。
【発明を実施するための形態】
【０００８】
＜第１の実施形態＞
本実施形態に係る半導体装置は、電力制御用の縦型の半導体装置であり、例えばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）である。
【０００９】
図１（ａ）は本実施形態に係る半導体装置を示す平面図であり、図１（ｂ）は本実施形態に係る半導体装置の半導体部分を示す平面図である。
図２は、本実施形態に係る半導体装置におけるゲート電極構造とサージトリガー層を示す平面図である。
図３は、図２に示すＡ－Ａ’線による断面図である。
図４は、図１（ｂ）に示すＢ－Ｂ’ 線による断面図である。
【００１０】
図１（ａ）～図４に示すように、本実施形態に係る半導体装置１においては、ドレイン電極１１（第１電極）、半導体部分２０、ソース電極１２（第３電極）、ゲート電極構造１３、絶縁膜３０、金属膜１４が設けられている。半導体部分２０の形状は、例えば矩形の板状である。ドレイン電極１１、ソース電極１２及び金属膜１４は、例えば、金属により形成されている。
（【００１１】以降は省略されています）

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