特許ウォッチ

公開番号2024136744
公報種別公開特許公報(A)
公開日2024-10-04
出願番号2023047962
出願日2023-03-24
発明の名称デューティ比補正回路、クロック分配システム及びデューティ比補正方法
出願人日本電気株式会社
代理人個人,個人
主分類H03K 5/00 20060101AFI20240927BHJP(基本電子回路)
要約【課題】クロック信号の高精度なデューティ比補正とデューティ比の高速安定化とを可能とする。
【解決手段】デューティ比補正回路は、入力された第1のクロック信号のデューティ比を制御信号に基づいて調整し、デューティ比が調整された第1のクロック信号である第2のクロック信号を出力するデューティ比調整回路と、第2のクロック信号が入力され、第2のクロック信号の位相を持つ出力クロック信号、及び、出力クロック信号の位相が反転された信号である反転クロック信号を出力する反転信号生成回路と、出力クロック信号と反転クロック信号との間に出力クロック信号の半周期分の遅延量の遅延を生じさせる遅延回路と、遅延回路から出力された出力クロック信号及び反転クロック信号の振幅の差分を増幅した信号を制御信号としてデューティ比調整手段へ出力する差動増幅器と、を備える。
【選択図】図12
特許請求の範囲【請求項１】
入力された第１のクロック信号のデューティ比を制御信号に基づいて調整し、前記デューティ比が調整された前記第１のクロック信号を第２のクロック信号として出力するデューティ比調整手段と、
前記第２のクロック信号が入力され、前記第２のクロック信号の位相を持つ出力クロック信号、及び、前記出力クロック信号の位相が反転された信号である反転クロック信号を出力する反転信号生成手段と、
前記出力クロック信号と前記反転クロック信号との間に前記出力クロック信号の半周期分の遅延量の遅延を生じさせる遅延手段と、
前記遅延手段から出力された前記出力クロック信号及び前記反転クロック信号の振幅の差分を増幅した信号を前記制御信号として前記デューティ比調整手段へ出力する差動増幅手段と、
を備える、デューティ比補正回路。
続きを表示（約 910 文字）【請求項２】
前記遅延手段は前記反転クロック信号を遅延させる、請求項１に記載されたデューティ比補正回路。
【請求項３】
前記遅延手段は偶数個のインバータによって前記出力クロック信号又は前記反転クロック信号を遅延させる、請求項１又は２に記載されたデューティ比補正回路。
【請求項４】
前記遅延手段と前記差動増幅手段との間に備えられたローパスフィルタと、
前記差動増幅手段の出力に備えられた積分キャパシタと、
を備える、請求項１又は２に記載されたデューティ比補正回路。
【請求項５】
前記遅延手段は複数の遅延素子を備え、前記遅延量は前記複数の遅延素子の直列接続数を切り替えることによって調整される、請求項１又は２に記載されたデューティ比補正回路。
【請求項６】
それぞれが請求項１又は２に記載されたデューティ比補正回路である複数のクロック補正回路と、
前記複数のクロック補正回路のそれぞれに前記第１のクロック信号を分配するクロック信号生成回路と、
前記複数のクロック補正回路が備えるそれぞれの前記反転信号生成手段に接続され、前記出力クロック信号又は前記反転クロック信号の少なくとも一方が前記反転信号生成手段から入力される複数のディジタル回路と、
を備えるクロック分配システム。
【請求項７】
入力された第１のクロック信号のデューティ比を制御信号に基づいて調整し、
前記デューティ比が調整された前記第１のクロック信号を第２のクロック信号として出力し、
前記第２のクロック信号の位相を持つ出力クロック信号を出力し、
前記出力クロック信号の位相が反転された信号である反転クロック信号を出力し、
前記出力クロック信号と前記反転クロック信号との間に前記出力クロック信号の半周期分の遅延量の遅延を生じさせ、
前記遅延を生じさせる処理を受けた前記出力クロック信号及び前記反転クロック信号の振幅の差分を増幅した信号を前記制御信号として出力する、
デューティ比補正方法。

発明の詳細な説明【技術分野】
【０００１】
本発明は、デューティ比補正回路等に関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
図１４は、クロック信号生成回路９１０からディジタル回路９２０へのクロック信号の供給について説明する図である。ディジタル回路９２０では、動作のタイミングの基準としてクロック信号が用いられる。一般的に、デューティ比が５０％であるクロック信号を用いることで、ディジタル回路９２０を安定して動作させることが可能となる。しかし、高速クロック（特に１ＧＨｚ以上のクロック）が使用される場合には、図１４に示すように、ディジタル回路９２０への入力時にクロック信号のデューティ比が５０％からずれてしまう場合がある。この原因には、例えば、クロック信号生成回路９１０とディジタル回路９２０と間でのインピーダンスのミスマッチングがある。クロック信号のこのようなデューティ比のずれを低減する手段として、デューティ比補正回路が知られている。
【０００３】
図１５は、一般的なデューティ比補正回路９００の適用例を示す図である。デューティ比補正回路９００は、クロック信号生成回路９１０から入力されたクロック信号を好ましいデューティ比（例えば、５０％）に補正して、ディジタル回路９２０に供給する。図１６は、一般的なデューティ比補正回路９００の構成例を示す図である。デューティ比補正回路９００は、デューティ比調整回路９０１とデューティ比検出回路９０２とから構成される。デューティ比調整回路９０１は、入力されたクロック信号のデューティ比を制御電圧に応じたデューティ比に調整し、調整されたクロック信号をデューティ比検出回路９０２へ出力する。制御電圧は、デューティ比検出回路９０２において検出された、クロック信号のデューティ比に対応する。例えば、デューティ比検出回路９０２に入力されるデューティ比の増加につれて制御電圧は単調に増加する。デューティ比調整回路９０１の回路例を図１７に示す。デューティ比調整回路９０１は、閾値調整型インバータを用いて構成できる。閾値調整型インバータは、制御電圧によって閾値を調整可能なインバータである。
【０００４】
図１８は、デューティ比調整回路９０１における、制御電圧とデューティ比との関係の例を示す図である。図１８の縦軸には入力デューティ比が５０％である場合の出力デューティ比が示され、横軸には制御電圧が示される。入力デューティ比は、デューティ比調整回路９０１に入力されるクロック信号のデューティ比である。出力デューティ比は、デューティ比調整回路９０１から出力されるクロック信号のデューティ比である。図１８は、特に１ＧＨｚ以上の周波数のクロック信号では、制御電圧を３５０ｍＶから６５０ｍＶの間で調整することによって、出力デューティ比を約１０％から１００％の間で調整できることを示す。
【０００５】
図１９は、デューティ比検出回路９０２の詳細な構成例を示す図である。デューティ比検出回路９０２は、入力されたクロック信号のデューティ比を、ＤＣ（Direct Current、直流）電圧に変換して出力する。デューティ比検出回路９０２は、反転信号生成回路９０３、ＬＰＦ（Low Pass Filter、ローパスフィルタ）９０４及び差動増幅器９０５によって構成される。反転信号生成回路９０３は、デューティ比調整回路から出力された出力クロック信号及びそれを反転した信号である反転クロック信号を出力する。ＬＰＦ９０４を通過した出力クロック信号及び反転クロック信号は、それぞれのデューティ比に応じたＤＣ（直流）成分を差動増幅器に入力する。
【０００６】
差動増幅器９０５は、クロック信号のＤＣ成分と反転クロック信号のＤＣ成分との差分を増幅する。増幅された差分は、制御電圧として差動増幅器から出力される。
【０００７】
図２０は、クロック信号及び反転クロック信号のそれぞれのＤＣ成分と制御電圧の時間経過を説明する図である。図２０にて、左の縦軸には電圧、右の縦軸には制御電圧が示され、横軸には時間が示されている。デューティ比調整回路９０１及びデューティ比検出回路９０２によって、デューティ比補正回路９００は、入力クロック信号のデューティ比を補正するフィードバック制御を行う。このフィードバック制御は、差動増幅器９０５の入力における出力クロック信号のＤＣ成分と反転クロック信号のＤＣ成分との差分が０になるように行われる。ＤＣ成分の差分が０になることは、すなわち、クロック信号のデューティ比が５０％となることを意味する。従って、反転信号生成回路９０３から出力されるクロック信号及び反転クロック信号のデューティ比は５０％に収束する。
【０００８】
本発明に関連して、特許文献１には、デューティ比調整装置が記載されている。
【先行技術文献】
【特許文献】
【０００９】
特開２０１６－１４９６３７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図１９に示したデューティ比検出回路９０２が備えるＬＰＦ９０４は、クロック信号及び反転クロック信号から高周波成分を除去し、ＤＣ成分を抽出する。矩形波に含まれる高周波成分をＬＰＦ９０４において充分に除去するためには、ＬＰＦ９０４の遮断（カットオフ）周波数は入力クロック周波数に対して充分に低い必要がある。しかし、遮断周波数の低いＬＰＦは時定数が大きいため、出力信号が安定するまでに長い時間を要する。
（【００１１】以降は省略されています）

関連特許