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公開番号2024132455
公報種別公開特許公報(A)
公開日2024-10-01
出願番号2023043221
出願日2023-03-17
発明の名称半導体装置
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人iX
主分類H01L 29/78 20060101AFI20240920BHJP(基本的電気素子)
要約【課題】寄生ダイオード動作時における破壊を抑制可能な半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、第1電極と、第1導電形の第1半導体領域と、第2導電形の第2半導体領域と、第1導電形の第3半導体領域と、ゲート電極と、第2導電形の第4半導体領域と、第2導電形の第5半導体領域と、第2導電形の第6半導体領域と、第2導電形の第7半導体領域と、第2導電形の第8半導体領域と、第2電極と、第3電極と、を備える。第4半導体領域は、第2半導体領域及びゲート電極の周りに設けられている。第4半導体領域、第5半導体領域、及び第6半導体領域は、互いに離れている。第4半導体領域、第7半導体領域、及び第8半導体領域は、互いに離れている。第3電極は、第8半導体領域の上に絶縁層を介して設けられている。第3電極は、第2電極から離れており、ゲート電極と電気的に接続されている。
【選択図】図2
特許請求の範囲【請求項１】
第１電極と、
前記第１電極の上に設けられた第１導電形の第１半導体領域であって、第１部分と、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第１面に沿って前記第１部分の周りに設けられた第２部分と、を含む、前記第１半導体領域と、
前記第１部分の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
前記第１方向に垂直な第２方向において、ゲート絶縁層を介して前記第２半導体領域と対面するゲート電極と、
前記第１部分の上において、前記第１面に沿って前記第２半導体領域及び前記ゲート電極の周りに設けられ、下端が前記第２半導体領域の下端よりも深くに位置する第２導電形の第４半導体領域と、
前記第１面に沿って前記第４半導体領域の一部の周りに設けられ、前記第２部分の上に位置する第２導電形の第５半導体領域と、
前記第４半導体領域の前記一部と前記第５半導体領域との間に設けられ、前記第４半導体領域及び前記第５半導体領域から離れた第２導電形の第６半導体領域と、
前記第１面に沿って前記第４半導体領域の別の一部の周りに設けられ、前記第５半導体領域よりも上方に位置し、前記第５半導体領域から離れた第２導電形の第７半導体領域と、
前記第４半導体領域の前記別の一部と前記第７半導体領域との間に設けられ、前記第４半導体領域、前記第６半導体領域、及び前記第７半導体領域から離れた第２導電形の第８半導体領域と、
前記第２半導体領域、前記第３半導体領域、及び前記第４半導体領域の上に設けられた第２電極と、
前記第８半導体領域の上に絶縁層を介して設けられ、前記第２電極から離れ、前記ゲート電極と電気的に接続された第３電極と、
を備えた半導体装置。
続きを表示（約 1,100 文字）【請求項２】
前記第３電極は、
前記第２方向に延びる部分を含む配線部と、
前記第１方向及び前記第２方向に垂直な第３方向における長さが、前記第２方向に延びる前記部分よりも長いパッド部と、
を含み、
前記第８半導体領域は、前記パッド部及び前記配線部の下に位置する、請求項１に記載の半導体装置。
【請求項３】
前記第４半導体領域と前記第６半導体領域との間の距離、及び前記第５半導体領域と前記第６半導体領域との間の距離は、それぞれ、１μｍ以上５μｍ以下である、請求項１又は２に記載の半導体装置。
【請求項４】
前記第４半導体領域と前記第６半導体領域との間の距離は、前記第１半導体領域と前記第４半導体領域とのｐｎ接合の内蔵電圧によって広がる空乏層の距離と、前記第１半導体領域と前記第６半導体領域とのｐｎ接合の内蔵電圧によって広がる空乏層の距離と、の和以下であり、
前記第５半導体領域と前記第６半導体領域との間の距離は、前記第１半導体領域と前記第５半導体領域とのｐｎ接合の内蔵電圧によって広がる空乏層の距離と、前記第１半導体領域と前記第６半導体領域とのｐｎ接合の内蔵電圧によって広がる空乏層の前記距離と、の和以下である、請求項１又は２に記載の半導体装置。
【請求項５】
前記第４半導体領域と前記第８半導体領域との間の距離、及び前記第７半導体領域と前記第８半導体領域との間の距離は、それぞれ、１μｍ以上５μｍ以下である、請求項１又は２に記載の半導体装置。
【請求項６】
前記第４半導体領域と前記第８半導体領域との間の距離は、前記第１半導体領域と前記第４半導体領域とのｐｎ接合の内蔵電圧によって広がる空乏層の距離と、前記第１半導体領域と前記第８半導体領域とのｐｎ接合の内蔵電圧によって広がる空乏層の距離と、の和以下であり、
前記第７半導体領域と前記第８半導体領域との間の距離は、前記第１半導体領域と前記第７半導体領域とのｐｎ接合の内蔵電圧によって広がる空乏層の距離と、前記第１半導体領域と前記第８半導体領域とのｐｎ接合の内蔵電圧によって広がる空乏層の前記距離と、の和以下である、請求項１又は２に記載の半導体装置。
【請求項７】
前記第７半導体領域と前記第８半導体領域との間に設けられた第２導電形の第９半導体領域をさらに備え、
前記第９半導体領域は、前記第７半導体領域及び前記第８半導体領域から離れ、
前記第２電極の一部は、前記第９半導体領域の上に設けられた、請求項１又は２に記載の半導体装置。
【請求項８】
前記第１乃至第８半導体領域は、炭化珪素を含む、請求項１又は２に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
続きを表示（約 2,800 文字）【背景技術】
【０００２】
Metal Oxide Semiconductor Field Effect Transistor（ＭＯＳＦＥＴ）などの半導体装置は、電力変換等の用途に用いられる。ＭＯＳＦＥＴは、寄生ダイオードを内蔵している。寄生ダイオードの動作について、半導体装置の破壊を抑制できる技術が求められている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２０－１１３６３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、寄生ダイオード動作時における破壊を抑制可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、ゲート電極と、第２導電形の第４半導体領域と、第２導電形の第５半導体領域と、第２導電形の第６半導体領域と、第２導電形の第７半導体領域と、第２導電形の第８半導体領域と、第２電極と、第３電極と、を備える。前記第１半導体領域は、前記第１電極の上に設けられている。前記第１半導体領域は、第１部分と、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第１面に沿って前記第１部分の周りに設けられた第２部分と、を含む。前記第２半導体領域は、前記第１部分の上に設けられている。前記第３半導体領域は、前記第２半導体領域の上に設けられている。前記ゲート電極は、前記第１方向に垂直な第２方向において、ゲート絶縁層を介して前記第２半導体領域と対面する。前記第４半導体領域は、前記第１部分の上において、前記第１面に沿って前記第２半導体領域及び前記ゲート電極の周りに設けられている。前記第４半導体領域の下端は、前記第２半導体領域の下端よりも深くに位置する。前記第５半導体領域は、前記第１面に沿って前記第４半導体領域の一部の周りに設けられ、前記第２部分の上に位置する。前記第６半導体領域は、前記第４半導体領域の前記一部と前記第５半導体領域との間に設けられ、前記第４半導体領域及び前記第５半導体領域から離れている。前記第７半導体領域は、前記第１面に沿って前記第４半導体領域の別の一部の周りに設けられ、前記第５半導体領域よりも上方に位置する。前記第７半導体領域は、前記第５半導体領域から離れている。前記第８半導体領域は、前記第４半導体領域の前記別の一部と前記第７半導体領域との間に設けられている。前記第８半導体領域は、前記第４半導体領域、前記第６半導体領域、及び前記第７半導体領域から離れている。前記第２電極は、前記第２半導体領域、前記第３半導体領域、及び前記第４半導体領域の上に設けられている。前記第３電極は、前記第８半導体領域の上に絶縁層を介して設けられている。前記第３電極は、前記第２電極から離れており、前記ゲート電極と電気的に接続されている。
【図面の簡単な説明】
【０００６】
図１は、実施形態に係る半導体装置を示す平面図である。
図２は、図１のII－II断面図である。
図３は、図１のIII－III断面図である。
図４は、実施形態に係る半導体装置を示す平面図である。
図５は、参考例に係る半導体装置の一部を示す断面図である。
図６は、実施形態の第１変形例に係る半導体装置の一部を示す断面図である。
図７は、実施形態の第２変形例に係る半導体装置を示す平面図である。
図８は、実施形態の第２変形例に係る半導体装置を示す平面図である。
図９は、図７及び図８のIX－IX断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明において、ｎ
＋
、ｎ
－
及びｐ
＋
、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ
＋
はｎよりもｎ形の不純物濃度が相対的に高く、ｎ
－
はｎよりもｎ形の不純物濃度が相対的に低いことを示す。ｐ
＋
はｐよりもｐ形の不純物濃度が相対的に高く、ｐ
－
はｐよりもｐ形の不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００８】
図１は、実施形態に係る半導体装置を示す平面図である。図２は、図１のII－II断面図である。図３は、図１のIII－III断面図である。
実施形態に係る半導体装置は、ＭＯＳＦＥＴである。図１～図３に示すように、実施形態に係る半導体装置１００は、ｎ
－
形ドリフト領域１、ｐ形ベース領域２、ｎ
＋
形ソース領域３、ｐ
＋
形半導体領域４、ｐ形リサーフ領域５、ｐ
＋
形緩和領域６、ｐ形リサーフ領域７、ｐ形緩和領域８、ｎ
＋
形ドレイン領域１０、ｐ
＋
形半導体領域１１、ｎ
＋
形チャネルストッパ領域１２、ゲート電極２０、絶縁層２５、第１電極３１、第２電極３２、及び第３電極３３を備える。
【０００９】
実施形態の説明では、ＸＹＺ直交座標系を用いる。第１電極３１からｎ
－
形ドリフト領域１に向かう方向をＺ方向（第１方向）とする。Ｚ方向に対して垂直であり、相互に直交する二方向をＸ方向（第３方向）及びＹ方向（第２方向）とする。また、説明のために、第１電極３１からｎ
－
形ドリフト領域１に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、第１電極３１とｎ
－
形ドリフト領域１との相対的な位置関係に基づき、重力の方向とは無関係である。
【００１０】
図１に示すように、第２電極３２及び第３電極３３は、半導体装置１００の上面に設けられている。第２電極３２と第３電極３３は、互いに離れている。半導体装置１００の上面の外周は、絶縁層２５によって覆われている。
（【００１１】以降は省略されています）

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