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公開番号2024132264
公報種別公開特許公報(A)
公開日2024-09-30
出願番号2023042977
出願日2023-03-17
発明の名称半導体装置の製造方法
出願人株式会社デンソー,トヨタ自動車株式会社,株式会社ミライズテクノロジーズ
代理人弁理士法人快友国際特許事務所
主分類G03F 9/00 20060101AFI20240920BHJP(写真;映画;光波以外の波を使用する類似技術;電子写真;ホログラフイ)
要約【課題】アライメントマークが適切に認識されるための技術を提供すること。
【解決手段】本明細書によって開示される半導体装置の製造方法は、半導体基板(10)の表面(10a)に第1溝(12)を形成する第1工程と、前記半導体基板の前記表面に電極膜(20)をスパッタリングによって成膜する第2工程であって、前記第1溝に沿って前記電極膜の表面に第2溝(24)が形成される、前記第2工程と、前記第2溝をアライメントマークとして認識する第3工程と、を備える。前記第2工程では、前記第1溝に対応する位置で前記電極膜内にボイド(22)が形成される。
【選択図】図1
特許請求の範囲【請求項１】
半導体装置の製造方法であって、
半導体基板（１０）の表面（１０ａ）に第１溝（１２）を形成する第１工程と、
前記半導体基板の前記表面に電極膜（２０）をスパッタリングによって成膜する第２工程であって、前記第１溝に沿って前記電極膜の表面に第２溝（２４）が形成される、前記第２工程と、
前記第２溝をアライメントマークとして認識する第３工程と、
を備え、
前記第２工程では、前記第１溝に対応する位置で前記電極膜内にボイド（２２）が形成される、製造方法。
続きを表示（約 170 文字）【請求項２】
前記第２工程では、Ａｔａｎθ＜２Ｂ＋２Ｃが満たされるように前記電極膜を前記スパッタリングで成膜し、
Ａは前記第１溝の幅、Ｂは前記第１溝の高さ、Ｃは前記スパッタリングで成膜される前記電極膜の厚さ、θは前記スパッタリングにおいてスパッタ粒子が前記半導体基板に向けて入射する角度である、請求項１に記載の製造方法。

発明の詳細な説明【技術分野】
【０００１】
本明細書は、アライメントマークの認識に関する技術を開示する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
特許文献１には、Ｎ
＋
型基板の表面にＮ型層が形成された半導体基板が開示されている。Ｎ
＋
型基板の内部にはボイドが形成されている。Ｎ
＋
型基板とＮ型層は透明であるので、ボイドを外部から光学的に認識することができる。当該ボイドは、アライメントマークとして用いられる。なお、一般的には、アライメントマークは、半導体基板の表面に設けられた溝によって構成される。
【先行技術文献】
【特許文献】
【０００３】
特開２００８－０４１９４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体基板の表面に、金属膜を成膜する場合がある。溝によって構成されたアライメントマーク上に金属膜が形成されると、溝がなだらかになる。即ち、金属膜の表面に形成される溝は、半導体基板の表面に形成された溝よりもなだらかになる。溝がなだらかになると、アライメントマークとして認識され難くなる。
【０００５】
本明細書では、アライメントマークが適切に認識されるための技術を提供する。
【課題を解決するための手段】
【０００６】
本明細書は、半導体装置の製造方法を開示する。製造方法は、半導体基板（１０）の表面（１０ａ）に第１溝（１２）を形成する第１工程と、前記半導体基板の前記表面に電極膜（２０）をスパッタリングによって成膜する第２工程であって、前記第１溝に沿って前記電極膜の表面に第２溝（２４）が形成される、前記第２工程と、前記第２溝をアライメントマークとして認識する第３工程と、を備える。前記第２工程では、前記第１溝に対応する位置で前記電極膜内にボイド（２２）が形成される。
【０００７】
上記の構成によると、半導体基板の表面に電極膜をスパッタリングによって成膜する際に、第１溝に対応する位置で電極膜内にボイドが形成される。その後、さらに電極膜をスパッタリングによって成膜すると、第１溝に沿って電極膜の表面に第２溝が形成される。半導体基板の表面上に成膜された金属膜の側面からも金属膜が成長するので、電極膜内にボイドが形成されるときには、電極膜の表面に形成される第２溝がなだらかになることが抑制される。従って、アライメントマークが適切に認識される。
【図面の簡単な説明】
【０００８】
半導体装置の断面図である。
マスク膜形成工程を説明するための図である。
レジスト膜形成工程を説明するための図である。
マスク膜エッチング工程を説明するための図である。
半導体基板エッチング工程を説明するための図である。
金属膜形成工程を説明するための図である。
金属膜成膜工程の開始時の状態を示す図である。
スパッタリングの途中の状態を示す図である。
比較例の半導体装置の断面図である。
【発明を実施するための形態】
【０００９】
本技術の一実施形態では、前記第２工程では、Ａｔａｎθ＜２Ｂ＋２Ｃが満たされるように前記電極膜を前記スパッタリングで成膜してもよい。Ａは前記第１溝の幅、Ｂは前記第１溝の高さ、Ｃは前記スパッタリングで成膜される前記電極膜の厚さ、θは前記スパッタリングにおいてスパッタ粒子が前記半導体基板に向けて入射する角度である。この構成により、第１溝に対応する位置で電極膜内にボイドが形成される。
【００１０】
（実施例）
図１は、半導体装置２の一部の断面図を示す。半導体装置２は、半導体基板１０と、金属膜２０とを備える。半導体基板１０は、例えば、炭化シリコン（ＳｉＣ）、シリコン（Ｓｉ）、窒化ガリウム（ＧａＮ）等によって構成されている。金属膜２０は、例えば、アルミニウムシリコン合金（ＡｌＳｉ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、銅（Ｃｕ）、金（Ａｕ）等によって構成されている。金属膜２０は、半導体装置２の電極として利用される。なお、図１では図示省略しているが、半導体装置２には、半導体素子を構成する素子構造（例えばイオン注入領域）等が形成されている。
（【００１１】以降は省略されています）

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