特許ウォッチ

公開番号2024120999
公報種別公開特許公報(A)
公開日2024-09-05
出願番号2024107547,2022516073
出願日2024-07-03,2020-09-11
発明の名称ランダム・アクセス・メモリ・セルに対する電圧モード・ビット線プリチャージ
出願人ヘフェイリライアンスメモリーリミティド
代理人個人,個人,個人,個人,個人
主分類G11C 7/12 20060101AFI20240829BHJP(情報記憶)
要約【課題】ランダム・アクセス・メモリ・セルに対する電圧モード・ビット線プリチャージのための回路及び方法が開示される。
【解決手段】回路は、ランダム・アクセス・メモリ・セルのアレイと、プリチャージ電圧を供給するように構成された低インピーダンス電圧源と、ランダム・アクセス・メモリ・セルの1つのビット線を、ランダム・アクセス・メモリ・セルの1つを読み出す前に、低インピーダンス電圧源を用いて、プリチャージ電圧までプリチャージするように構成された制御回路とを含む。
【選択図】図4
特許請求の範囲【請求項１】
メモリ回路であって、
ランダム・アクセス・メモリ・セルのアレイと、
プリチャージ電圧を供給するように構成された低インピーダンス電圧源と、
前記ランダム・アクセス・メモリ・セルの１つの電流がＶ
ＰＲＥ
／Ｒを超えないように、前記ランダム・アクセス・メモリ・セルの１つのビット線を、前記ランダム・アクセス・メモリ・セルの１つを読み出す前に、前記低インピーダンス電圧源を用いて、前記プリチャージ電圧までプリチャージするように構成され、Ｖ
ＰＲＥ
は、前記プリチャージ電圧であり、Ｒは、前記ランダム・アクセス・メモリ・セルの１つの抵抗である、制御回路と、
を備えるメモリ回路。
続きを表示（約 1,100 文字）【請求項２】
前記低インピーダンス電圧源と、前記ビット線との間に配置されたオン／オフ・スイッチをさらに備え、
前記制御回路は、前記低インピーダンス電圧源を前記ビット線に、前記ビット線が前記プリチャージ電圧に達するまで、電気的に結合すること、及び前記低インピーダンス電圧源を前記ビット線から、前記ランダム・アクセス・メモリ・セルの１つを読み出す前に、電気的に分離することを行うように構成される、請求項１に記載のメモリ回路。
【請求項３】
前記低インピーダンス電圧源は、高利得低インピーダンス電圧源である、請求項１に記載のメモリ回路。
【請求項４】
前記低インピーダンス電圧源は、単位利得増幅器を備える、請求項３に記載のメモリ回路。
【請求項５】
前記ランダム・アクセス・メモリ・セルは、抵抗変化型ランダム・アクセス・メモリ・セルである、請求項１に記載のメモリ回路。
【請求項６】
前記プリチャージ電圧の大きさは、オフ時の前記メモリ・セルの読み出し時間が、オン時の前記メモリ・セルの読み出し時間におおよそ等しくなるように選択される、請求項５に記載のメモリ回路。
【請求項７】
前記抵抗変化型ランダム・アクセス・メモリ・セルのそれぞれは、
３端子アクセス素子と、
前記３端子アクセス素子と複数の前記ビット線の１つとの間に結合された、抵抗変化型メモリ素子と、
を備える、請求項５に記載のメモリ回路。
【請求項８】
前記３端子アクセス素子の第１の端子は、複数のワード線の１つに結合され、
前記３端子アクセス素子の第２の端子は、複数のソース線の１つに結合され、
前記抵抗変化型メモリ素子は、前記３端子アクセス素子の第３の端子と、複数の前記ビット線の１つとの間に結合される、請求項７に記載のメモリ回路。
【請求項９】
前記ランダム・アクセス・メモリ・セルを読み出すように構成されたセンス増幅器をさらに備える、請求項１に記載のメモリ回路。
【請求項１０】
ランダム・アクセス・メモリ・セルを読み出す方法であって、
前記ランダム・アクセス・メモリ・セルの電流がＶ
ＰＲＥ
／Ｒを超えないように、低インピーダンス電圧源からプリチャージ電圧を、前記ランダム・アクセス・メモリ・セルのビット線に供給することであって、Ｖ
ＰＲＥ
は、前記プリチャージ電圧であり、Ｒは、前記ランダム・アクセス・メモリ・セルの抵抗であることと、
前記ビット線の電圧が前記プリチャージ電圧に達した後、前記メモリ・セルを読み出すことと、
を含む方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
関連出願の相互参照
本出願は、２０１９年１０月３１日に出願された「ＶＯＬＴＡＧＥ－ＭＯＤＥＢＩＴＬＩＮＥＰＲＥＣＨＡＲＧＥＦＯＲＲＡＮＤＯＭ－ＡＣＣＥＳＳＭＥＭＯＲＹＣＥＬＬＳ」という名称の米国特許出願第１６／６７０，６３３号、及び２０１９年９月１２日に出願された「ＶＯＬＴＡＧＥ－ＭＯＤＥＰＲＥ－ＣＨＡＲＧＥＳＣＨＥＭＥＦＯＲＲＲＡＭＳＥＮＳＥ－ＡＭＰ」という名称の米国特許仮出願第６２／８９９，２１１号の優先権を主張するものである。米国特許出願第１６／６７０，６３３号は、米国特許仮出願第６２／８９９，２１１号の優先権及び利益を主張するものである。上記で参照された出願は、その全体が参照により本明細書に組み込まれる。
続きを表示（約 3,200 文字）【０００２】
本開示は一般にメモリ・セルに関し、より詳細にはランダム・アクセス・メモリ・セルをプリチャージすることに関する。
【０００３】
一般に、開示される一態様は、ランダム・アクセス・メモリ・セルのアレイと、プリチャージ電圧を供給するように構成された低インピーダンス電圧源と、ランダム・アクセス・メモリ・セルの１つのビット線を、ランダム・アクセス・メモリ・セルの１つを読み出す前に、低インピーダンス電圧源を用いて、プリチャージ電圧までプリチャージするように構成された制御回路とを備えるメモリ回路を特徴とする。
【０００４】
方法の実施形態は、以下の特徴の１つ又は複数を含み得る。いくつかの実施形態は、低インピーダンス電圧源と、ランダム・アクセス・メモリ・セルの１つのビット線との間に配置されたオン／オフ・スイッチを備え、制御回路は、低インピーダンス電圧源をビット線に、ビット線がプリチャージ電圧に達するまで、電気的に結合すること、及び低インピーダンス電圧源をビット線から、ランダム・アクセス・メモリ・セルの１つを読み出す前に、電気的に分離することを行うように構成される。いくつかの実施形態において、低インピーダンス電圧源は、高利得フィードバック・ループ低インピーダンス電圧源である。いくつかの実施形態において、低インピーダンス電圧源は、単位利得増幅器を備える。いくつかの実施形態において、ランダム・アクセス・メモリ・セルは、抵抗変化型ランダム・アクセス・メモリ・セルである。いくつかの実施形態において、プリチャージ電圧の大きさは、オフ時のメモリ・セルの読み出し時間が、オン時のメモリ・セルの読み出し時間におおよそ等しくなるように選択される。いくつかの実施形態において、抵抗変化型ランダム・アクセス・メモリ・セルのそれぞれは、３端子アクセス素子と、３端子アクセス素子と複数のビット線の１つとの間に結合された、抵抗変化型メモリ素子とを備える。いくつかの実施形態において、３端子アクセス素子の第１の端子は、複数のワード線の１つに結合され、３端子アクセス素子の第２の端子は、複数のソース線の１つに結合され、及び抵抗変化型メモリ素子は、３端子アクセス素子の第３の端子と、複数のビット線の１つとの間に結合される。いくつかの実施形態は、ランダム・アクセス・メモリ・セルを読み出すように構成されたセンス増幅器を備える。
【０００５】
一般に、開示される一態様は、ランダム・アクセス・メモリ・セルを読み出す方法を特徴とし、方法は、低インピーダンス電圧源からプリチャージ電圧を、ランダム・アクセス・メモリ・セルのビット線に供給することと、ビット線の電圧がプリチャージ電圧に達した後、メモリ・セルを読み出すこととを含む。いくつかの実施形態は、メモリ・セルを読み出す前に、低インピーダンス電圧源からプリチャージ電圧を、ランダム・アクセス・メモリ・セルのビット線に供給するのを停止することを含む。いくつかの実施形態は、低インピーダンス電圧源をビット線に、ビット線がプリチャージ電圧に達するまで、電気的に結合することと、低インピーダンス電圧源をビット線から、ランダム・アクセス・メモリ・セルを読み出す前に、電気的に分離することとを含む。いくつかの実施形態において、電圧源は、低インピーダンス電圧源を備える。いくつかの実施形態において、低インピーダンス電圧源は、単位利得増幅器を備える。いくつかの実施形態において、ランダム・アクセス・メモリ・セルは、抵抗変化型ランダム・アクセス・メモリ・セルである。いくつかの実施形態において、プリチャージ電圧の大きさは、オフ時のメモリ・セルの読み出し時間が、オン時のメモリ・セルの読み出し時間におおよそ等しくなるように選択される。いくつかの実施形態において、抵抗変化型ランダム・アクセス・メモリ・セルは、３端子アクセス素子と、３端子アクセス素子とビット線との間に結合された抵抗変化型メモリ素子とを備える。いくつかの実施形態は、３端子アクセス素子の第１の端子は、ワード線に結合され、３端子アクセス素子の第２の端子は、ソース線に結合され、及び抵抗変化型メモリ素子は、３端子アクセス素子の第３の端子と、ビット線との間に結合されることを含む。
【背景技術】
【０００６】
ランダム・アクセス・メモリ（ＲＡＭ）セルをプリチャージすることは、ＲＡＭセルの状態を読み出すために必要な時間を低減するための一般的な技法である。この技法によれば、ＲＡＭセルの状態を読み出す前に、ＲＡＭセルの電圧を速やかに所望の値にするために、大きな電流がＲＡＭセルに印加される。プリチャージングを有しない場合、ＲＡＭセルは、小さな基準電流によって比較的ゆっくり充電される。
【発明の概要】
【０００７】
ランダム・アクセス・メモリ・セルに対する電圧モード・ビット線プリチャージのための回路及び方法が開示される。
【０００８】
一般に、開示される一態様は、ランダム・アクセス・メモリ・セルのアレイと、プリチャージ電圧を供給するように構成された低インピーダンス電圧源と、ランダム・アクセス・メモリ・セルの１つのビット線を、ランダム・アクセス・メモリ・セルの１つを読み出す前に、低インピーダンス電圧源を用いて、プリチャージ電圧までプリチャージするように構成された制御回路とを備えるメモリ回路を特徴とする。
【０００９】
メモリ回路の実施形態は、以下の特徴の１つ又は複数を含み得る。いくつかの実施形態は、低インピーダンス電圧源と、ランダム・アクセス・メモリ・セルの１つのビット線との間に配置されたオン／オフ・スイッチを備え、制御回路は、低インピーダンス電圧源をビット線に、ビット線がプリチャージ電圧に達するまで、電気的に結合すること、及び低インピーダンス電圧源をビット線から、ランダム・アクセス・メモリ・セルの１つを読み出す前に、電気的に分離することを行うように構成される。いくつかの実施形態において、低インピーダンス電圧源は、高利得低インピーダンス電圧源である。いくつかの実施形態において、低インピーダンス電圧源は、単位利得増幅器を備える。いくつかの実施形態において、ランダム・アクセス・メモリ・セルは、抵抗変化型ランダム・アクセス・メモリ・セルである。いくつかの実施形態において、プリチャージ電圧の大きさは、オフ時のメモリ・セルの読み出し時間が、オン時のメモリ・セルの読み出し時間におおよそ等しくなるように選択される。いくつかの実施形態において、抵抗変化型ランダム・アクセス・メモリ・セルのそれぞれは、３端子アクセス素子と、３端子アクセス素子と複数のビット線の１つとの間に結合された、抵抗変化型メモリ素子とを備える。いくつかの実施形態において、３端子アクセス素子の第１の端子は、複数のワード線の１つに結合され、３端子アクセス素子の第２の端子は、複数のソース線の１つに結合され、及び抵抗変化型メモリ素子は、３端子アクセス素子の第３の端子と、複数のビット線の１つとの間に結合される。いくつかの実施形態は、ランダム・アクセス・メモリ・セルを読み出すように構成されたセンス増幅器を備える。
【００１０】
一般に、開示される一態様は、ランダム・アクセス・メモリ・セルを読み出す方法を特徴とし、方法は、低インピーダンス電圧源からプリチャージ電圧を、ランダム・アクセス・メモリ・セルのビット線に供給することと、ビット線の電圧がプリチャージ電圧に達した後、メモリ・セルを読み出すこととを含む。
（【００１１】以降は省略されています）

関連特許