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公開番号2024117482
公報種別公開特許公報(A)
公開日2024-08-29
出願番号2023023609
出願日2023-02-17
発明の名称半導体装置および半導体モジュール
出願人ローム株式会社
代理人個人,個人
主分類H01L 21/822 20060101AFI20240822BHJP(基本的電気素子)
要約【課題】平面視において抵抗体の長さを短くすることで半導体装置の小型化を図ること。
【解決手段】半導体モジュールにおいて、第1チップ14は、基板上に設けられた素子絶縁層40と、素子絶縁層40内に設けられた半導体抵抗層20と、を備える。半導体抵抗層20は、X方向に延び、かつ、Z方向に凹凸部80を有する。半導体抵抗層20が凹凸部80を有することにより、平面視においてX方向の長さを短くすることができ、半導体装置の小型化を図ることができる。
【選択図】図8
特許請求の範囲【請求項１】
基板と、
前記基板上に設けられた素子絶縁層と、
前記素子絶縁層内に設けられた半導体抵抗層と、
を備え、
前記半導体抵抗層は、前記基板の厚さ方向と直交する第１方向に延び、かつ、前記厚さ方向に凹凸部を有する
半導体装置。
続きを表示（約 890 文字）【請求項２】
前記凹凸部は、前記第１方向において互いに離隔して複数設けられている
請求項１に記載の半導体装置。
【請求項３】
前記複数の凹凸部は、前記第１方向において等ピッチで設けられている
請求項２に記載の半導体装置。
【請求項４】
前記凹凸部は、
前記第１方向に延びている第１抵抗部と、
前記第１抵抗部とは前記第１方向にずれた位置であってかつ前記第１抵抗部よりも前記基板寄りに設けられ、前記第１方向に延びている第２抵抗部と、
前記第１方向と交差する方向に延びて、前記第１抵抗部の前記第１方向の端部と、前記第２抵抗部の前記第１方向の端部とを接続している接続部と、を含む
請求項１に記載の半導体装置。
【請求項５】
前記第２抵抗部の長さ寸法は、前記第１抵抗部の長さ寸法よりも短い
請求項４に記載の半導体装置。
【請求項６】
前記接続部の長さ寸法は、前記第１抵抗部の厚さよりも大きい
請求項４に記載の半導体装置。
【請求項７】
前記接続部の長さ寸法は、前記第２抵抗部の長さ寸法よりも大きい
請求項４に記載の半導体装置。
【請求項８】
前記第１方向および前記厚さ方向の双方と直交する方向を第２方向として、
前記接続部は、前記第２方向から視て、前記厚さ方向に対して傾斜して延びている
請求項４に記載の半導体装置。
【請求項９】
前記半導体抵抗層と電気的に接続された配線層をさらに備え、
前記配線層は、前記厚さ方向において前記半導体抵抗層よりも前記基板寄りに配置されている
請求項１に記載の半導体装置。
【請求項１０】
前記半導体抵抗層と電気的に接続された配線層をさらに備え、
前記配線層は、前記厚さ方向において前記半導体抵抗層に対して前記基板とは反対側に配置されている
請求項１に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置および半導体モジュールに関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
半導体装置の一例として、半導体基板と、半導体基板上に形成された絶縁層と、絶縁層上に形成された半導体抵抗層と、を備える構成が知られている（たとえば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
特開２０１７－２１２２９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、半導体装置においては小型化が望まれている。
【課題を解決するための手段】
【０００５】
上記課題を解決する半導体装置は、基板と、前記基板上に設けられた素子絶縁層と、前記素子絶縁層内に設けられた半導体抵抗層と、を備え、前記半導体抵抗層は、前記基板の厚さ方向と直交する第１方向に延び、かつ、前記厚さ方向に凹凸部を有する。
【０００６】
上記課題を解決する半導体モジュールは、上記半導体装置と、前記半導体装置を支持する支持部材と、前記半導体装置および前記支持部材を封止する封止樹脂と、を備える。
【発明の効果】
【０００７】
上記半導体装置および半導体モジュールによれば、半導体装置の小型化を図ることができる。
【図面の簡単な説明】
【０００８】
図１は、第１実施形態の半導体モジュールの概略平面図である。
図２は、図１の半導体モジュールにおける第１チップおよび第２チップの概略平面図である。
図３は、第１チップにおける半導体抵抗層の概略平面図である。
図４は、図３の枠Ａ１の拡大図である。
図５は、図４のＦ５－Ｆ５線で第１チップを切断した概略断面図である。
図６は、図３のＦ６－Ｆ６線で第１チップを切断した概略断面図である。
図７は、図４のＦ７－Ｆ７線で第１チップを切断した概略断面図である。
図８は、図６の複数の半導体抵抗層の第１抵抗端部およびその周辺の拡大図である。
図９は、複数の半導体抵抗層の概略斜視図である。
図１０は、図８の枠Ａ２の拡大図である。
図１１は、第１実施形態の第１チップの製造工程の一例を示す概略断面図である。
図１２は、図１１に続く製造工程を示す配線層およびその周辺の概略断面図である。
図１３は、図１１に続く製造工程を示す図１２とは別の配線層およびその周辺の概略断面図である。
図１４は、図１２に続く製造工程を示す概略断面図である。
図１５は、図１３に続く製造工程を示す概略断面図である。
図１６は、図１５に続く製造工程を示す概略断面図である。
図１７は、図１６に続く製造工程を示す概略断面図である。
図１８は、図１４に続く製造工程を示す概略断面図である。
図１９は、図１７に続く製造工程を示す概略断面図である。
図２０は、図１９に続く製造工程を示す概略断面図である。
図２１は、第２実施形態の第１チップについて、複数の半導体抵抗層の第１抵抗端部およびその周辺を拡大した概略平面図である。
図２２は、図２１のＦ２２－Ｆ２２線で第１チップを切断した概略断面図である。
図２３は、図２１のＦ２３－Ｆ２３線で第１チップを切断した概略断面図である。
図２４は、変更例の第１チップについて、半導体抵抗層の一部およびその周辺を拡大した概略断面図である。
図２５は、変更例の第１チップについて、半導体抵抗層の一部およびその周辺を拡大した概略断面図である。
図２６は、変更例の第１チップについて、半導体抵抗層の一部およびその周辺を拡大した概略断面図である。
図２７は、変更例の第１チップについて、半導体抵抗層の一部およびその周辺を拡大した概略断面図である。
図２８は、変更例の第１チップについて、半導体抵抗層の一部およびその周辺を拡大した概略断面図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照して、本開示における半導体装置および半導体モジュールのいくつかの実施形態について説明する。なお、説明を簡単かつ明確にするため、図面に示される構成要素は、必ずしも一定の縮尺で描かれていない。また、理解を容易にするため、断面図ではハッチング線が省略されている場合がある。添付図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
【００１０】
以下の詳細な説明は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
（【００１１】以降は省略されています）

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