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公開番号2024103498
公報種別公開特許公報(A)
公開日2024-08-01
出願番号2024075263,2022549730
出願日2024-05-07,2020-07-07
発明の名称バックサイド相互接続構造を備える3次元メモリデバイス
出願人長江存儲科技有限責任公司,Yangtze Memory Technologies Co.,Ltd.
代理人個人,個人,個人
主分類H10B 43/27 20230101AFI20240725BHJP()
要約【課題】バックサイド相互接続構造を備える3次元メモリデバイスを提供する。
【解決手段】3Dメモリデバイスの実施形態およびそれを形成するための方法が開示されている。一例において、3Dメモリデバイスは、基板と、基板よりも上にある交互配置された導電体層および誘電体層を含むメモリスタックと、各々が垂直方向に前記メモリスタックを貫通する複数のチャネル構造と、複数のチャネル構造より上にあり、複数のチャネル構造と接触している半導体層と、メモリスタックより上にあり、半導体層と接触している複数のソースコンタクトと、半導体層を通る複数のコンタクトと、平面図内でソース線メッシュを含む半導体層より上にあるバックサイド相互接続層とを備える。複数のソースコンタクトは、ソース線メッシュより下に、ソース線メッシュと接触するように分配されている。複数のコンタクトの第1のセットは、ソース線メッシュより下に、ソース線メッシュと接触するように分配されている。
【選択図】図2A
特許請求の範囲【請求項１】
３次元（３Ｄ）メモリデバイスであって、
基板と、
前記基板よりも上にある交互配置された導電体層および誘電体層を含むメモリスタックと、
各々が垂直方向に前記メモリスタックを貫通する複数のチャネル構造と、
前記複数のチャネル構造より上にあり、前記複数のチャネル構造と接触している半導体層と、
前記メモリスタックより上にあり、前記半導体層と接触している複数のソースコンタクトと、
前記半導体層を通る複数のコンタクトと、
平面図内でソース線メッシュを含む前記半導体層より上にあるバックサイド相互接続層であって、前記複数のソースコンタクトは、前記ソース線メッシュより下に、前記ソース線メッシュと接触するように分配され、前記複数のコンタクトの第１のセットは、前記ソース線メッシュより下に、前記ソース線メッシュと接触するように分配されている、バックサイド相互接続層とを備える、３Ｄメモリデバイス。

発明の詳細な説明【技術分野】
【０００１】
関連出願の相互参照
本出願は、すべて全体が参照により本明細書に組み込まれている、２０２０年４月１４日に出願した国際出願第ＰＣＴ／ＣＮ２０２０／０８４６００号、名称「ＴＨＲＥＥ－ＤＩＭＥＮＳＩＯＮＡＬＭＥＭＯＲＹＤＥＶＩＣＥＷＩＴＨＢＡＣＫＳＩＤＥＳＯＵＲＣＥＣＯＮＴＡＣＴ」、および２０２０年４月１４日に出願した国際出願第ＰＣＴ／ＣＮ２０２０／０８４６０３号、名称「ＭＥＴＨＯＤＦＯＲＦＯＲＭＩＮＧＴＨＲＥＥ－ＤＩＭＥＮＳＩＯＮＡＬＭＥＭＯＲＹＤＥＶＩＣＥＷＩＴＨＢＡＣＫＳＩＤＥＳＯＵＲＣＥＣＯＮＴＡＣＴ」の優先権の利益を主張する。
続きを表示（約 2,400 文字）【０００２】
本開示の実施形態は、３次元（３Ｄ）メモリデバイスおよびその製作方法に関する。
【背景技術】
【０００３】
プレーナ型メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製作プロセスを改善することによって、より小さなサイズに縮小される。しかしながら、メモリセルの特徴寸法が下限値に近づくにつれ、プレーナプロセスおよび製作技術は困難になり、コストが増大する。そのようなものとして、プレーナ型メモリセルのメモリ密度は上限値に近づいている。
【０００４】
３Ｄメモリアーキテクチャは、プレーナ型メモリセルのこの密度限界に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイへの、およびメモリアレイからの信号を制御するための周辺デバイスとを含む。
【発明の概要】
【課題を解決するための手段】
【０００５】
３Ｄメモリデバイスの実施形態およびそれを形成するための方法が本明細書において開示される。
【０００６】
一例において、３Ｄメモリデバイスは、基板と、基板よりも上にある交互配置された導電体層および誘電体層を含むメモリスタックと、各々が垂直方向にメモリスタックを貫通する複数のチャネル構造と、複数のチャネル構造より上にあり、複数のチャネル構造と接触している半導体層と、メモリスタックより上にあり、半導体層と接触している、複数のソースコンタクトと、半導体層を通る複数のコンタクトと、平面図内でソース線メッシュを含む半導体層より上にあるバックサイド相互接続層とを備える。複数のソースコンタクトは、ソース線メッシュより下に、ソース線メッシュと接触するように分配されている。複数のコンタクトの第１のセットは、ソース線メッシュより下に、ソース線メッシュと接触するように分配されている。
【０００７】
別の例において、３Ｄメモリデバイスは、基板と、基板よりも上にある交互配置された導電体層および誘電体層を含むメモリスタックと、各々が垂直方向にメモリスタックを貫通する複数のチャネル構造と、複数のチャネル構造より上にあり、複数のチャネル構造と接触している半導体層と、半導体層と接触している複数のソースコンタクトと、平面図内でソース線メッシュを含む半導体層より上にあるバックサイド相互接続層とを備える。チャネル構造の各々は、ソースコンタクトのうちのそれぞれのソースコンタクトより下にあり、それぞれのソースコンタクトと横方向に整列されている。ソース線メッシュは、ソースコンタクトの各々より上にあり、ソースコンタクトの各々と接触している。
【０００８】
さらに別の例では、３Ｄメモリデバイスを形成するための方法が開示されている。周辺回路が、第１の基板上に形成される。各々が第２の基板のフロントサイドにあるメモリスタックを垂直方向に貫通する複数のチャネル構造が形成される。第１の基板および第２の基板が向かい合わせに接合され、それによりチャネル構造は周辺回路より上にある。第２の基板は、薄化される。薄化された第２の基板を通る複数のコンタクトおよび薄化された第２の基板と接触する複数のソースコンタクトが形成される。ソース線メッシュが、薄化された第２の基板のバックサイド上に形成され、ソース線メッシュは、複数のソースコンタクト、および複数のコンタクトの第１のセットより上にあり、それらと接触する。
【０００９】
本明細書に組み込まれ、本明細書の一部を成す、添付図面は、本開示の実施形態を例示し、説明と併せて、本開示の原理を説明し、当業者が本開示を作製し、使用することを可能にするのにさらに役立つ。
【図面の簡単な説明】
【００１０】
本開示のいくつかの実施形態による、中心階段領域を有する例示的な３Ｄメモリデバイスの断面の平面図である。
本開示のいくつかの実施形態による、バックサイド相互接続構造を備える例示的な３Ｄメモリデバイスの断面を例示する平面図である。
本開示のいくつかの実施形態による、バックサイド相互接続構造を備える別の例示的な３Ｄメモリデバイスの断面の平面図である。
本開示のいくつかの実施形態による、バックサイド相互接続構造を備えるなおも別の例示的な３Ｄメモリデバイスの断面の平面図である。
本開示のいくつかの実施形態による、バックサイド相互接続構造を備える例示的な３Ｄメモリデバイスの断面の側面図である。
本開示のいくつかの実施形態による、バックサイド相互接続構造を備えるさらに別の例示的な３Ｄメモリデバイスの断面の平面図である。
本開示のいくつかの実施形態による、バックサイド相互接続構造を備える別の例示的な３Ｄメモリデバイスの断面の側面図である。
本開示のいくつかの実施形態による、バックサイド相互接続構造を備える例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、バックサイド相互接続構造を備える例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、バックサイド相互接続構造を備える例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、バックサイド相互接続構造を備える例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。
本開示のいくつかの実施形態による、バックサイド相互接続構造を備える例示的な３Ｄメモリデバイスを形成するための方法のフローチャートである。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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