特許ウォッチ

公開番号2024095917
公報種別公開特許公報(A)
公開日2024-07-11
出願番号2023024244
出願日2023-02-20
発明の名称メモリデバイスおよびそのプログラミング方法
出願人旺宏電子股ふん有限公司
代理人個人,個人,個人
主分類G11C 16/08 20060101AFI20240704BHJP(情報記憶)
要約【課題】メモリデバイス及びそのプログラミング方法を提供する。
【解決手段】メモリ・セル・アレイは、順に配置された第1のダミーワード線セットDWWLT1、0、複数のワード線WL95～WL0及び第2のダミーワード線セットDWLB1、0を含む。プログラミング方法は、ワード線をワード線グループにグループ化することと、各ワード線グループに夫々対応する複数のパスバイアスを有する少なくとも1つのパス・バイアス・セットを生成することと、プログラミングのために一つのワード線を選択し、選択したワード線を特定のワード線グループに属させることと、プログラミングシーケンスに従って、第1、第2のダミーワード線セットの一方の少なくとも1つのダミーワード線に、少なくとも1つのパス・バイアス・セットの複数のパスバイアス内の対応するパスバイアスを印加し、対応するパスバイアスを特定のワード線グループに対応させることと、を含む。
【選択図】図3
特許請求の範囲【請求項１】
メモリデバイスのためのプログラミング方法であって、前記メモリデバイスは、順に配置された第１のダミーワード線セット、複数のワード線、および第２のダミーワード線セットを含むメモリ・セル・アレイを有し、前記プログラミング方法は、
前記複数のワード線を複数のワード線グループにグループ化することと、
は、前記複数のワード線グループの各々にそれぞれ対応する複数のパスバイアスを有する少なくとも１つのパス・バイアス・セットを生成することと、
プログラミングのために前記複数のワード線のうちの一つを選択し、前記選択されたワード線が前記複数のワード線グループの特定のワード線グループに属することを決定することと、
プログラミングシーケンスに従って、前記第１のダミーワード線セットおよび前記第２のダミーワード線セットの一方の少なくとも１つのダミーワード線に、前記少なくとも１つのパス・バイアス・セットの前記複数のパスバイアス内の対応するパスバイアスを印加し、前記対応するパスバイアスは、特定のワード線グループに対応することと、
を含む、プログラミング方法。
続きを表示（約 900 文字）【請求項２】
前記プログラミングシーケンスが前記第１のダミーワード線セット側から前記第２のダミーワード線セット側である場合、前記少なくとも１つのパス・バイアス・セットが、前記第２のダミーワード線セットの前記少なくとも１つのダミーワード線に印加される、請求項１に記載のプログラミング方法。
【請求項３】
前記複数のワード線グループの前記特定のワード線グループが前記第２のダミーワード線セットに近いほど、前記複数のパスバイアス内の前記対応するパスバイアスは高くなる、請求項２に記載のプログラミング方法。
【請求項４】
固定されたパスバイアスが、前記第２のダミーワード線セットの前記少なくとも１つのダミーワード線以外のダミーワード線に印加される、請求項２に記載のプログラミング方法。
【請求項５】
前記第２のダミーワード線セットの前記少なくとも１つのダミーワード線以外の別のダミーワード線には、別のパス・バイアス・セットが印加される、請求項２に記載のメモリデバイスのプログラミング方法。
【請求項６】
前記複数のワード線グループの各々内のワード線の数が、等しいかまたは異なる、請求項１に記載のプログラミング方法。
【請求項７】
前記少なくとも１つのパス・バイアス・セット内の前記複数のパスバイアスが、異なる値を有する、請求項１に記載のプログラミング方法。
【請求項８】
前記少なくとも１つのパス・バイアス・セット内の前記複数のパスバイアスのうちの２つの隣接するパスバイアスが等しい、請求項１に記載のプログラミング方法。
【請求項９】
前記メモリデバイスが、２次元または３次元のＮＡＮＤフラッシュメモリである、請求項１に記載のプログラミング方法。
【請求項１０】
前記メモリデバイスのメモリセルが、シングル－レベルセル、ダブル－レベルセル、トリプル－レベルセル、またはクァッド－レベルセルである、請求項１に記載のプログラミング方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、メモリデバイスの動作方法に関し、より詳細には、メモリデバイスおよびそのプログラミング方法に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
近年、タブレット、ラップトップ、スマートフォン、またはソリッド－ステートドライバなどのモバイル電子デバイスが、主データ記憶デバイスとしてＮＡＮＤフラッシュメモリをますます採用し始めてきている。低コストで高密度なＮＡＮＤフラッシュメモリの需要は、急速に高まっている。しかし、リソグラフィ技術の制限、セル間干渉、およびフローティングゲート内に蓄積される電子数の減少は、フローティングゲートＮＡＮＤフラッシュメモリのさらなる小型化を妨げている。ＮＡＮＤフラッシュメモリの小型化問題を克服するために、様々なタイプの三次元（３Ｄ）積層電荷トラップＮＡＮＤフラッシュメモリが、これらのメモリのスケーラビリティ、容易な製造、および結合フリー特性により、打開策として考慮されてきた。
【０００３】
しかし、３Ｄメモリ構造の層数が４８から９６、１２８以上に増加するにつれて、メモリ・セル・アレイ内のワード線パターン効果は深刻になる傾向があり、最後のいくつかのワード線（底部側のワード線）をプログラミングする効果は、チャネルブーストを悪化させる。したがって、３Ｄメモリ構造が高く積み重なるにつれて、プログラミング障害が問題になってきている。
【０００４】
図１は、プログラミング中の電圧印加の概略図である。メモリ・セル・アレイをプログラミングする際、選択されたワード線にはプログラミングバイアスＶＰが印加され、選択されていないワード線にはパスバイアスＶＰＡＳＳＰが印加され、それにより、選択されていないワード線はイネーブルされない。また、メモリ・セル・アレイは、ダミーワード線をさらに含み、ダミーワード線にも、プログラミング中にパスバイアスＶＰＡＳＳＰが印加される。既存の方法では、選択されたワード線がプログラミングされるとき、ダミーワード線に印加されるパスバイアスＶＰＡＳＳＰは、固定される。
【０００５】
図２（ａ）は、ダミーワード線の閾値電圧と各ワード線のプログラミング時間との間の関係を示すグラフであり、横軸はダミーワード線ＤＷＬＢ０の閾値電圧ＶＴを表し、縦軸は各ワード線のプログラミング時間である。閾値電圧ＶＴの値は、ワード線のそれぞれのプログラミングが行われる毎に記録される。しかし、図１から分かるように、３ＤＮＡＮＤフラッシュメモリの上部ワード線ＷＬ９５から底部ワード線ＷＬ０までプログラミングが実行される場合、ダミーワード線ＤＷＢＬ０の閾値電圧ＶＴは、プログラミング回数の増加に伴って徐々に上昇する。
【０００６】
図２（ｂ）は、ダミーワード線の閾値電圧が高電圧に乱されていることを示す概略図である。図２（ｂ）に示すように、横軸はワード線ＷＬ９５から順にワード線ＷＬ０までのワード線の番号であり、縦軸はダミーワード線ＤＷＬＢ０の閾値電圧ＶＴである。図２（ｂ）から分かるように、ワード線ＷＬ９５からワード線ＷＬ０が順にプログラミングされた後、ダミーワード線ＤＷＬＢ０の閾値電圧ＶＴは、約０．５Ｖから乱され、約３Ｖに上昇する。
【０００７】
ダミーワード線ＤＷＬＢ０の高い閾値電圧ＶＴは、ＧＩＤＬ（ゲート誘起ドレインリーク）漏れを引き起こし、底部ワード線をプログラミングするときにチャネル電圧Ｖｃｈが低減され、チャネル電圧ブースト不良をもたらす。パスバイアスＶＰＡＳＳＰを低くすると、ダミーワード線ＤＷＬＢ０の閾値電圧が高電圧に乱されることを防止できるが、チャネル電圧のブーストが不十分であるという問題がある。その結果、底部ワード線をプログラミングすることで、プログラムの分布が悪くなる。
【０００８】
したがって、３ＤＮＡＮＤフラッシュメモリのプログラミング方法を開発する必要がある。
【発明の概要】
【０００９】
以上の説明に基づいて、本発明は、メモリデバイスおよびそのプログラミング方法を提供する。各ワード線をプログラミングするとき、各ワード線プログラミングのために固定されたパスバイアスを印加するのではなく、パスバイアス電圧は、ダミーワード線に動的に印加される。
【００１０】
本発明の一実施形態によれば、メモリデバイスのためのプログラミング方法が提供される。メモリデバイスは、順に配置された第１のダミーワード線セット、複数のワード線、および第２のダミーワード線セットを含むメモリ・セル・アレイを有する。プログラミング方法は、複数のワード線を複数のワード線グループにグループ化することと、複数のワード線グループの各々にそれぞれ対応する複数のパスバイアスを有する少なくとも１つのパス・バイアス・セット生成することと、プログラミングのために複数のワード線のうちの１つを選択し、当該選択されたワード線が複数のワード線グループの特定のワード線グループに属することを決定することと、プログラミングシーケンスに従って、第１のダミーワード線セットおよび第２のダミーワード線セットの一方の少なくとも１つのダミーワード線に、少なくとも１つのパス・バイアス・セットの複数のパスバイアス内の対応するパスバイアスを印加し、当該対応するパスバイアスは特定のワード線グループに対応することと、を含む。
（【００１１】以降は省略されています）

関連特許