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公開番号2024081348
公報種別公開特許公報(A)
公開日2024-06-18
出願番号2022194902
出願日2022-12-06
発明の名称スピンMOSFET
出願人国立大学法人九州大学,国立大学法人大阪大学
代理人個人
主分類H01L 29/82 20060101AFI20240611BHJP(基本的電気素子)
要約【課題】オン時及びオフ時の性能が向上されたスピンMOSFETを提供する。
【解決手段】スピンMOSFET1は、トップゲート型のスピンMOSFETであって、第1導電型を有する半導体層(例えば、p型半導体層10)と、半導体層上に設けられるゲート絶縁膜80と、半導体層上にゲート絶縁膜80を介して設けられるゲート電極70と、半導体層上に設けられ、それぞれが強磁性金属層を有するソース電極50及びドレイン電極60と、ソース電極50と半導体層との間に設けられ、第1導電型と異なる第2導電型を有する第1半導体層(例えば、n型半導体層20a)と、ドレイン電極60と半導体層との間に設けられ、第2導電型を有する第2半導体層(例えば、n型半導体層20b)とを備え、ゲート絶縁膜80は、ソース電極50及びドレイン電極60の間において、ゲート電極70と、第1半導体層及び第2半導体層より下方の位置との間に渡って設けられる。
【選択図】図1
特許請求の範囲【請求項１】
トップゲート型のスピンＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）であって、
第１導電型を有する半導体層と、
前記半導体層上に設けられるゲート絶縁膜と、
前記半導体層上に前記ゲート絶縁膜を介して設けられるゲート電極と、
前記半導体層上に設けられ、それぞれが強磁性金属層を有するソース電極及びドレイン電極と、
前記ソース電極と、前記半導体層との間に設けられ、前記第１導電型と異なる第２導電型を有する第１半導体層と、
前記ドレイン電極と、前記半導体層との間に設けられ、前記第２導電型を有する第２半導体層とを備え、
前記ゲート絶縁膜は、前記ソース電極及び前記ドレイン電極の間において、前記ゲート電極と、前記第１半導体層及び前記第２半導体層より下方の位置との間に渡って設けられる
スピンＭＯＳＦＥＴ。
続きを表示（約 340 文字）【請求項２】
前記第１半導体層及び前記第２半導体層の厚みは、１０ｎｍ以上３０ｎｍ以下である
請求項１に記載のスピンＭＯＳＦＥＴ。
【請求項３】
前記ゲート電極に印加される電圧が１０Ｖ以下の範囲におけるキャリア移動度のピーク値は、２００ｃｍ
２
／Ｖｓ以上である
請求項１又は２に記載のスピンＭＯＳＦＥＴ。
【請求項４】
前記キャリア移動度のピーク値は、３００ｃｍ
２
／Ｖｓ以上である
請求項３に記載のスピンＭＯＳＦＥＴ。
【請求項５】
前記第１導電型は、ｐ型であり、
前記第２導電型は、ｎ型である
請求項１又は２に記載のスピンＭＯＳＦＥＴ。

発明の詳細な説明【技術分野】
【０００１】
本開示は、スピンＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：金属酸化膜半導体電界効果トランジスタ）に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
近年、ソース電極及びドレイン電極が磁性体を含んで構成されるスピンＭＯＳＦＥＴの研究開発が行われている。スピンＭＯＳＦＥＴは、電荷及びスピンの両方の自由度を利用したデバイスであり、メモリ及びトランジスタの機能を１つの素子で実現することができ、新たな付加価値を提供できるデバイスとして期待されている。例えば、特許文献１には、バックゲート型のスピンＭＯＳＦＥＴが開示されている。
【先行技術文献】
【特許文献】
【０００３】
国際公開第２０１５／０７６２９８号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、スピンＭＯＳＦＥＴにおいて、オン時及びオフ時の性能が向上されることが望まれる。しかしながら、特許文献１の技術では、オン時及びオフ時の性能の向上が困難である。
【０００５】
そこで、本開示は、オン時及びオフ時の性能が向上されたスピンＭＯＳＦＥＴを提供する。
【課題を解決するための手段】
【０００６】
本開示の一態様に係るスピンＭＯＳＦＥＴは、トップゲート型のスピンＭＯＳＦＥＴであって、第１導電型を有する半導体層と、前記半導体層上に設けられるゲート絶縁膜と、前記半導体層上に前記ゲート絶縁膜を介して設けられるゲート電極と、前記半導体層上に設けられ、それぞれが強磁性金属層を有するソース電極及びドレイン電極と、前記ソース電極と、前記半導体層との間に設けられ、前記第１導電型と異なる第２導電型を有する第１半導体層と、前記ドレイン電極と、前記半導体層との間に設けられ、前記第２導電型を有する第２半導体層とを備え、前記ゲート絶縁膜は、前記ソース電極及び前記ドレイン電極の間において、前記ゲート電極と、前記第１半導体層及び前記第２半導体層より下方の位置との間に渡って設けられる。
【発明の効果】
【０００７】
本開示の一態様によれば、オン時及びオフ時の性能が向上されたスピンＭＯＳＦＥＴを実現することができる。
【図面の簡単な説明】
【０００８】
図１は、実施の形態に係るスピンＭＯＳＦＥＴの構成を示す断面図である。
図２は、実施の形態に係るスピンＭＯＳＦＥＴの構成を示す平面図である。
図３は、検証に用いたＭＯＳＦＥＴの構成の第１例を示す断面図である。
図４は、検証に用いたＭＯＳＦＥＴの構成の第２例を示す断面図である。
図５は、検証に用いたＭＯＳＦＥＴのサンプル条件を示す図である。
図６は、ＭＯＳＦＥＴにおける掘り下げ深さと抵抗との関係を示す図である。
図７は、図６に示す掘り下げ深さと抵抗との関係を説明するための第１図である。
図８は、図６に示す掘り下げ深さと抵抗との関係を説明するための第２図である。
図９は、実施の形態に係るスピンＭＯＳＦＥＴの出力特性を示す図である。
図１０は、実施の形態に係るスピンＭＯＳＦＥＴのキャリア移動度を示す図である。
図１１は、実施の形態に係るスピンＭＯＳＦＥＴの製造方法を示すフローチャートである。
【発明を実施するための形態】
【０００９】
（本開示に至った経緯）
本開示の説明に先立ち、本開示に至った経緯について説明する。
【００１０】
上記の「背景技術」で記載した特許文献１には、半導体層としてｎ型半導体層のみを備えるスピンＭＯＳＦＥＴが開示されている。このようなスピンＭＯＳＦＥＴでは、ソースドレイン間（強磁性体間）がｎ型半導体層で構成されるので、ゲート電極の印加電圧をしきい値電圧以下（例えば、０Ｖ又はマイナス）にするオフ時であっても、依然として存在する多数キャリア（電子）によりソースドレイン間に電流が流れてしまうので、ノーマリーオフを実現することが困難である。また、特許文献１のスピンＭＯＳＦＥＴは、磁性体と半導体との間にトンネル絶縁膜を挿入している構造であるため、オン時の電流を増やすことが困難である。つまり、特許文献１のスピンＭＯＳＦＥＴは、オン時及びオフ時の性能に改善の余地がある。
（【００１１】以降は省略されています）

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