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公開番号2024080143
公報種別公開特許公報(A)
公開日2024-06-13
出願番号2022193072
出願日2022-12-01
発明の名称スイッチング素子
出願人株式会社デンソー,トヨタ自動車株式会社,株式会社ミライズテクノロジーズ
代理人弁理士法人 快友国際特許事務所
主分類H01L 29/78 20060101AFI20240606BHJP(基本的電気素子)
要約【課題】 各接続領域の近傍における電流の集中を抑制する。
【解決手段】 スイッチング素子であって、半導体基板を上から見たときに、ボディ領域とディープ領域とを接続する接続領域が、第2方向に沿って直線状に配列された列を複数構成している。トレンチ間半導体層と列との交差部が、接続領域が設けられている接続交差部と、接続領域が設けられていない非接続交差部を有する。隣り合う接続交差部の間の間隔に基準数の非接続交差部が配置されている。基準数が3または4である。交差部の単位でマンハッタン距離をカウントする場合に、各非接続交差部において、接続交差部までのマンハッタン距離が1である。
【選択図】図6
特許請求の範囲【請求項1】
スイッチング素子であって、
半導体基板(12)であって、前記半導体基板の上面に複数のトレンチ(14)が設けられており、前記各トレンチが前記半導体基板の前記上面において第1方向に直線状に伸びており、前記各トレンチが前記半導体基板の前記上面において前記第1方向に交差する第2方向に間隔を空けて配置されている前記半導体基板と、
前記各トレンチの内面を覆っているゲート絶縁膜(16)と、
前記各トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極(18)と、
前記半導体基板の前記上面に接しているソース電極(22)、
を有し、
前記半導体基板が、複数の前記トレンチによって挟まれた複数のトレンチ間半導体層(30)を有しており、
各トレンチ間半導体層が、
前記ゲート絶縁膜と前記ソース電極に接するn型のソース領域(40)と、
前記ソース領域の下側で前記ゲート絶縁膜に接するp型のボディ領域(42)、
を有し、
前記半導体基板が、
複数の前記トレンチ間半導体層の下部に跨って分布しており、各トレンチ間半導体層内において前記ボディ領域の下側で前記ゲート絶縁膜に接するn型のドリフト領域(44)と、
前記ドリフト領域に囲まれた範囲に配置されており、前記ボディ領域から間隔を空けて前記ボディ領域よりも下側に配置されており、前記半導体基板の厚み方向において前記トレンチの下端を含む範囲または前記トレンチの下端よりも下側に配置されているp型の複数のディープ領域(50)と、
前記ボディ領域と前記ディープ領域とを接続するp型の複数の接続領域(52)、
を有し、
前記半導体基板を上から見たときに、前記接続領域が前記第2方向に沿って間隔を空けて直線状に配列された列(53)が複数構成されており、複数の前記列が前記第1方向に間隔を空けて配置されており、
前記半導体基板を上から見たときに、複数の前記トレンチ間半導体層と複数の前記列との交差部(60)が、前記接続領域が設けられている接続交差部(60a)と、前記接続領域が設けられていない非接続交差部(60b)とを有しており、
前記第1方向と前記第2方向において、前記接続交差部と前記非接続交差部が基準パターン(P)に従って繰り返し配置されており、
前記基準パターンにしたがって前記接続交差部と前記非接続交差部が繰り返し配置されている範囲内において、前記接続交差部と前記非接続交差部が、下記の条件、すなわち、
・前記各トレンチ間半導体層内において、隣り合う前記接続交差部の間の間隔に基準数の前記非接続交差部が配置されている状態で前記接続交差部が前記第1方向に配列されている、
・前記列内において、隣り合う前記接続交差部の間の間隔に前記基準数の前記非接続交差部が配置されている状態で前記接続交差部が前記第2方向に配列されている、
・前記基準数が3または4である、
・前記交差部の単位でマンハッタン距離をカウントする場合に、各非接続交差部において、前記接続交差部までの前記マンハッタン距離が1である、
という条件を満たす、
スイッチング素子。
続きを表示(約 310 文字)【請求項2】
前記半導体基板を上から見たときに前記各ディープ領域が対応する前記列に沿って伸びるように、複数の前記ディープ領域が、前記第2方向に沿って直線状に伸びているとともに前記第1方向に間隔を空けて配置されている、請求項1に記載のスイッチング素子。
【請求項3】
前記各接続領域が、その両側に位置する前記トレンチの側面において前記ゲート絶縁膜に接している、請求項1または2に記載のスイッチング素子。
【請求項4】
前記各接続領域の上部に、前記ボディ領域と前記ソース電極とを接続するp型のコンタクト領域(54)が設けられている、請求項1または2に記載のスイッチング素子。

発明の詳細な説明【技術分野】
【0001】
本明細書に開示の技術は、スイッチング素子に関する。
続きを表示(約 3,500 文字)【0002】
特許文献1には、トレンチゲート型のスイッチング素子が開示されている。このスイッチング素子では、n型のドリフト層の内部にp型の複数のディープ層が設けられている。半導体基板の厚み方向において、各ディープ層は、トレンチの下端よりも下側に配置されている。なお、半導体基板の厚み方向において各ディープ層がトレンチの下端を含む範囲に配置されていてもよい。また、特許文献1のスイッチング素子は、p型の複数の接続領域を有している。各接続領域は、各ディープ層をp型のボディ層に接続している。このようにディープ層と接続領域を設けることで、トレンチ下端を覆うゲート絶縁膜に印加される電界を抑制できる。
【0003】
特許文献1では、半導体基板を上から見たときに、各接続領域は、x方向及びy方向に所定の間隔が保持されるように分散して配置されている。すなわち、半導体基板を上から見たときに、各接続領域の密度が低くなるように各接続領域が分散して配置されている。
【0004】
スイッチング素子の内部には、p型のボディ層とn型のドリフト層の界面によって、ダイオード(いわゆる、ボディダイオード)が構成されている。ボディダイオードに印加される電圧が順方向から逆方向に切り替わるときに、スイッチング素子にリカバリ電流が流れ、リカバリサージが生じる。特許文献1のように接続領域の密度が低いと、リカバリサージを抑制することができる。
【先行技術文献】
【特許文献】
【0005】
特開2022-083790号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
スイッチング素子の動作中に、ドリフト領域から各接続領域にリカバリ電流やアバランシェ電流が流れる場合がある。特許文献1のスイッチング素子では、ドリフト領域にリカバリ電流やアバランシェ電流が流れるときに、各接続領域の近傍に電流が集中し易い。本明細書では、複数の接続領域が分散して配置されているスイッチング素子において、各接続領域の近傍における電流の集中を抑制する技術を提案する。
【課題を解決するための手段】
【0007】
本明細書が開示するスイッチング素子は、半導体基板と、ゲート絶縁膜と、ゲート電極と、ソース電極を有する。前記半導体基板の上面に複数のトレンチが設けられている。前記各トレンチが前記半導体基板の前記上面において第1方向に直線状に伸びている。前記各トレンチが前記半導体基板の前記上面において前記第1方向に交差する第2方向に間隔を空けて配置されている。前記ゲート絶縁膜は、前記各トレンチの内面を覆っている。前記ゲート電極は、前記各トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されている。前記ソース電極は、前記半導体基板の前記上面に接している。前記半導体基板が、複数の前記トレンチによって挟まれた複数のトレンチ間半導体層を有している。各トレンチ間半導体層が、前記ゲート絶縁膜と前記ソース電極に接するn型のソース領域と、前記ソース領域の下側で前記ゲート絶縁膜に接するp型のボディ領域、を有している。前記半導体基板が、ドリフト領域と、複数のディープ領域と、複数の接続領域を有している。前記ドリフト領域は、複数の前記トレンチ間半導体層の下部に跨って分布しており、各トレンチ間半導体層内において前記ボディ領域の下側で前記ゲート絶縁膜に接するn型領域である。複数の前記ディープ領域は、前記ドリフト領域に囲まれた範囲に配置されており、前記ボディ領域から間隔を空けて前記ボディ領域よりも下側に配置されており、前記半導体基板の厚み方向において前記トレンチの下端を含む範囲または前記トレンチの下端よりも下側に配置されているp型領域である。複数の前記接続領域は、前記ボディ領域と前記ディープ領域とを接続するp型領域である。前記半導体基板を上から見たときに、前記接続領域が前記第2方向に沿って間隔を空けて直線状に配列された列が複数構成されており、複数の前記列が前記第1方向に間隔を空けて配置されている。前記半導体基板を上から見たときに、複数の前記トレンチ間半導体層と複数の前記列との交差部が、前記接続領域が設けられている接続交差部と、前記接続領域が設けられていない非接続交差部とを有している。前記第1方向と前記第2方向において、前記接続交差部と前記非接続交差部が基準パターンに従って繰り返し配置されている。前記基準パターンにしたがって前記接続交差部と前記非接続交差部が繰り返し配置されている範囲内において、前記接続交差部と前記非接続交差部が、下記の条件を満たす。・前記各トレンチ間半導体層内において、隣り合う前記接続交差部の間の間隔に基準数の前記非接続交差部が配置されている状態で前記接続交差部が前記第1方向に配列されている、・前記列内において、隣り合う前記接続交差部の間の間隔に前記基準数の前記非接続交差部が配置されている状態で前記接続交差部が前記第2方向に配列されている、・前記基準数が3または4である、・前記交差部の単位でマンハッタン距離をカウントする場合に、各非接続交差部において、前記接続交差部までの前記マンハッタン距離が1である。
【0008】
スイッチング素子において、接続交差部までの距離が極端に遠い非接続交差部が存在すると、接続交差部までの距離が極端に遠い非接続交差部の近傍においてリカバリ電流及びアバランシェ電流が流れ難い。この場合、接続領域の近傍でリカバリ電流及びアバランシェ電流の密度が高くなる。これに対し、本明細書が開示する上記のスイッチング素子では、基準パターンにしたがって接続交差部と非接続交差部が繰り返し配置されている範囲内において、各非接続交差部から接続交差部までのマンハッタン距離が1である。すなわち、接続交差部までの距離が極端に遠い非接続交差部が存在しない。したがって、このスイッチング素子では、各接続領域の近傍における電流の集中が抑制される。
【図面の簡単な説明】
【0009】
実施例1のスイッチング素子のx方向及びy方向に沿う縦断面を含む斜視図。
実施例1のスイッチング素子のディープ領域を含む位置(図6のII-II線の位置)におけるx方向に沿う縦断面を示す断面図。
実施例1のスイッチング素子のディープ領域を含まない位置(図6のIII-III線の位置)におけるx方向に沿う縦断面を示す断面図。
実施例1のスイッチング素子のトレンチを含まない位置(図6のIV-IV線の位置)におけるy方向に沿う縦断面を示す断面図。
実施例1のスイッチング素子のトレンチを含む位置(図6のV-V線の位置)におけるy方向に沿う縦断面を示す断面図。
実施例1のスイッチング素子の接続交差部と非接続交差部の配置を示す平面図。
基準パターンPを示す図。
隣接して配置された複数の基準パターンPを示す図。
比較例の基準パターンを示す図。
第1変形例のスイッチング素子のx方向及びy方向に沿う縦断面を含む斜視図。
実施例2のスイッチング素子のx方向及びy方向に沿う縦断面を含む斜視図。
実施例2のスイッチング素子の接続交差部と非接続交差部の配置を示す平面図。
実施例3のスイッチング素子のx方向及びy方向に沿う縦断面を含む斜視図。
実施例3のスイッチング素子の接続交差部と非接続交差部の配置を示す平面図。
実施例4のスイッチング素子のx方向及びy方向に沿う縦断面を含む斜視図。
実施例4のスイッチング素子の接続交差部と非接続交差部の配置を示す平面図。
第2変形例のスイッチング素子のx方向及びy方向に沿う縦断面を含む斜視図。
基準数が4の場合の基準パターンQを示す図。
隣接して配置された複数の基準パターンQを示す図。
【発明を実施するための形態】
【0010】
本明細書が開示する一例のスイッチング素子では、前記半導体基板を上から見たときに前記各ディープ領域が対応する前記列に沿って伸びるように、複数の前記ディープ領域が、前記第2方向に沿って直線状に伸びているとともに前記第1方向に間隔を空けて配置されていてもよい。
(【0011】以降は省略されています)

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