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公開番号2024073983
公報種別公開特許公報(A)
公開日2024-05-30
出願番号2022185006
出願日2022-11-18
発明の名称炭化珪素半導体装置
出願人株式会社デンソー
代理人弁理士法人ゆうあい特許事務所
主分類H01L 21/76 20060101AFI20240523BHJP(基本的電気素子)
要約【課題】歩留まりが悪化することを抑制できるSiC半導体装置を提供する。
【解決手段】素子分離領域Inは、第1不純物領域13の表層部に形成されたディープ層15と、ディープ層15上に形成されたベース層21と、メインセル領域Rm側に位置するベース層21とセンスセル領域Rs側に位置するベース層21とを電気的に分離する分離構造40と、を有する構成とし、素子分離領域Inにおけるディープ層15は、メインセル領域Rm側に位置する部分とセンスセル領域Rs側に位置する部分とが所定間隔B3だけ離れて配置され、所定間隔B3は、セル領域におけるディープ層15の間隔B1、B2より広くされ、JFET層14は、セル領域1のうちの素子分離領域Inと異なる領域に形成されるようにする。
【選択図】図4
特許請求の範囲【請求項１】
トレンチゲート構造を有する半導体素子がメインセル領域（Ｒｍ）およびセンスセル領域（Ｒｓ）を含むセル領域（１）に形成され、前記メインセル領域と前記センスセル領域とが素子分離領域（Ｉｎ）によって電気的に分離された炭化珪素半導体装置であって、
炭化珪素からなる第１導電型または第２導電型の基板（１１）と、
前記基板の表面上に形成され、前記基板よりも低不純物濃度とされた第１導電型の第１不純物領域（１３）と、を有し、
前記メインセル領域および前記センスセル領域は、
前記第１不純物領域の表層部に形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の炭化珪素からなるＪＦＥＴ層（１４）と、
前記第１不純物領域の表層部に形成され、前記基板の面方向において前記ＪＦＥＴ層と交互に配置された第２導電型の炭化珪素からなるディープ層（１５）と、
前記ＪＦＥＴ層および前記ディープ層上に形成された第２導電型の炭化珪素からなるベース層（２１）と、
前記ベース層よりも深く一方向を長手方向として形成されたトレンチ（２４）の内壁面に形成されたゲート絶縁膜（２５）と、前記トレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極（２６）と、を有するトレンチゲート構造と、
前記ベース層の表層部において前記トレンチゲート構造と接して形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の炭化珪素からなる第２不純物領域（２２）と、
前記メインセル領域および前記センスセル領域のそれぞれに分離して備えられ、前記メインセル領域の前記第２不純物領域および前記ベース層に電気的に接続されると共に、前記センスセル領域の前記第２不純物領域および前記ベース層に電気的に接続される第１電極（２８）と、
前記基板の裏面側に配置され、前記基板と電気的に接続される第２電極（３１）と、を有し、
前記素子分離領域は、
前記第１不純物領域の表層部に形成された前記ディープ層と、
前記ディープ層上に形成された前記ベース層と、
前記メインセル領域側に位置する前記ベース層と前記センスセル領域側に位置する前記ベース層とを電気的に分離する分離構造（４０、４１）と、を有し、
前記素子分離領域における前記ディープ層は、前記メインセル領域側に位置する部分と前記センスセル領域側に位置する部分とが所定間隔（Ｂ３）だけ離れて配置され、
前記所定間隔は、前記セル領域における前記ディープ層の間隔（Ｂ１、Ｂ２）より広くされ、
前記ＪＦＥＴ層は、前記セル領域のうちの前記素子分離領域と異なる領域に形成されている炭化珪素半導体装置。
続きを表示（約 900 文字）【請求項２】
前記センスセル領域における前記ディープ層の間隔（Ｂ２）は、前記メインセル領域における前記ディープ層の間隔（Ｂ１）よりも狭くされている請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記分離構造は、前記メインセル領域側に位置する前記ベース層と前記センスセル領域側に位置する前記ベース層との間に形成された分離トレンチ（４０）である請求項１に記載の炭化珪素半導体装置。
【請求項４】
前記分離トレンチは、幅（４０ａ）が７．４μｍ以上とされている請求項３に記載の炭化珪素半導体装置。
【請求項５】
前記分離構造は、前記メインセル領域側に位置する前記ベース層と前記センスセル領域側に位置する前記ベース層との間に配置された第１導電型の分離層（４１）である請求項１に記載の炭化珪素半導体装置。
【請求項６】
前記素子分離領域は、幅（Ｉｎｄ）が７．０μｍ以上とされている請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置。
【請求項７】
前記セル領域を囲む外周領域（２）を有し、
前記外周領域は、前記セル領域側から、前記第２不純物領域よりも高不純物濃度とされた第２導電型のコンタクト領域（２３）と、前記第２不純物領域とが順に配置された部分を有し、表面に絶縁膜（２５、２７）が配置され、
前記絶縁膜は、少なくとも前記外周領域の前記コンタクト領域を露出させるコンタクトホール（２５ｄ）が形成されている請求項１に記載の炭化珪素半導体装置。
【請求項８】
前記第２不純物領域は、前記基板側から、低濃度層、および前記低濃度層より高不純物濃度とされた高濃度層を含む複数層が積層されて構成されている請求項１に記載の炭化珪素半導体装置。
【請求項９】
前記第２不純物領域は、イオン注入層で構成されている請求項１に記載の炭化珪素半導体装置。
【請求項１０】
前記第２不純物領域は、エピタキシャル層で構成されている請求項１に記載の炭化珪素半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、セル領域にメインセル領域とセンスセル領域とが備えられたトレンチゲート構造を有する炭化珪素（以下では、ＳｉＣともいう）半導体装置に関するものである。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
従来より、セル領域にメインセル領域とセンスセル領域とが備えられ、メインセル領域に流れる電流をセンスセル領域にて検出するようにしたＳｉＣ半導体装置が提案されている（例えば、特許文献１参照）。具体的には、このＳｉＣ半導体装置では、メインセル領域とセンスセル領域に同じ構造のＭＯＳＦＥＴ素子が形成されている。また、このＳｉＣ半導体装置では、メインセル領域とセンスセル領域との間に素子分離領域が備えられている。
【０００３】
メインセル領域およびセンスセル領域は、トレンチゲート構造を有しており、トレンチゲート構造の下方に、一方向を長手方向として延設されたｐ型のディープ層およびｎ型のＪＦＥＴ層とが形成されている。なお、ディープ層およびＪＦＥＴ層は、隣合うディープ層の間にＪＦＥＴ層が配置されるように、ディープ層とＪＦＥＴ層とが長手方向と交差する方向に沿って交互に配置されている。
【０００４】
素子分離領域には、メインセル領域と同様のディープ層およびＪＦＥＴ層が形成されている。なお、素子分離領域におけるディープ層は、メインセル領域側の部分とセンスセル領域側の部分とが所定間隔だけ離れて配置されている。そして、このＳｉＣ半導体装置では、素子分離領域におけるディープ層の間隔をメインセル領域におけるディープ層の間隔よりも狭くすることにより、素子分離領域の耐圧を向上できるようにしている。
【先行技術文献】
【特許文献】
【０００５】
特開２０２１－９３４８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、本発明者らが上記のＳｉＣ半導体装置における素子分離領域のディープ層の間隔について詳細に検討したところ、次のことが確認された。すなわち、上記のＳｉＣ半導体装置では、素子分離領域のディープ層の間隔を０．６μｍ以下にすることが好ましいことが確認された。この場合、ディープ層をイオン注入で形成しようとすると、イオン注入時に用いるマスクの残し幅をディープ層の間隔に合わせて０．６μｍ以下にする必要がある。このため、上記のＳｉＣ半導体装置では、マスクの加工が不安定となって歩留まりが悪化する可能性がある。
【０００７】
本発明は上記点に鑑み、歩留まりが悪化することを抑制できるＳｉＣ半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するための請求項１は、トレンチゲート構造を有する半導体素子がメインセル領域（Ｒｍ）およびセンスセル領域（Ｒｓ）を含むセル領域（１）に形成され、メインセル領域とセンスセル領域とが素子分離領域（Ｉｎ）によって電気的に分離されたＳｉＣ半導体装置であって、ＳｉＣからなる第１導電型または第２導電型の基板（１１）と、基板の表面上に形成され、基板よりも低不純物濃度とされた第１導電型の第１不純物領域（１３）と、を有し、メインセル領域およびセンスセル領域は、第１不純物領域の表層部に形成され、第１不純物領域よりも高不純物濃度とされた第１導電型のＳｉＣからなるＪＦＥＴ層（１４）と、第１不純物領域の表層部に形成され、基板の面方向においてＪＦＥＴ層と交互に配置された第２導電型のＳｉＣからなるディープ層（１５）と、ＪＦＥＴ層およびディープ層上に形成された第２導電型のＳｉＣからなるベース層（２１）と、ベース層よりも深く一方向を長手方向として形成されたトレンチ（２４）の内壁面に形成されたゲート絶縁膜（２５）と、トレンチ内において、ゲート絶縁膜の上に形成されたゲート電極（２６）と、を有するトレンチゲート構造と、ベース層の表層部においてトレンチゲート構造と接して形成され、第１不純物領域よりも高不純物濃度とされた第１導電型のＳｉＣからなる第２不純物領域（２２）と、メインセル領域およびセンスセル領域のそれぞれに分離して備えられ、メインセル領域の第２不純物領域およびベース層に電気的に接続されると共に、センスセル領域の第２不純物領域およびベース層に電気的に接続される第１電極（２８）と、基板の裏面側に配置され、基板と電気的に接続される第２電極（３１）と、を有し、素子分離領域は、第１不純物領域の表層部に形成されたディープ層と、ディープ層上に形成されたベース層と、メインセル領域側に位置するベース層とセンスセル領域側に位置するベース層とを電気的に分離する分離構造（４０、４１）と、を有し、素子分離領域におけるディープ層は、メインセル領域側に位置する部分とセンスセル領域側に位置する部分とが所定間隔（Ｂ３）だけ離れて配置され、所定間隔は、セル領域におけるディープ層の間隔（Ｂ１、Ｂ２）より広くされ、ＪＦＥＴ層は、セル領域のうちの素子分離領域と異なる領域に形成されている。
【０００９】
これによれば、素子分離領域に第１不純物領域よりも高濃度であるＪＦＥＴ層を形成しない構成としている。このため、素子分離領域にＪＦＥＴ層が形成されている場合と比較して、電圧の影響による等電位線のせり上がりを抑制し易くできる。したがって、素子分離領域におけるディープ層の間隔をセル領域におけるディープ層の間隔以上にできる。これにより、ディープ層をイオン注入で形成する際、素子分離領域におけるディープ層の間隔に相当するマスクを容易に配置することができ、歩留まりが悪化することを抑制したＳｉＣ半導体装置とできる。
【００１０】
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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