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公開番号2024073715
公報種別公開特許公報(A)
公開日2024-05-30
出願番号2022184566
出願日2022-11-18
発明の名称半導体装置
出願人ルネサスエレクトロニクス株式会社
代理人個人
主分類H01L 21/76 20060101AFI20240523BHJP(基本的電気素子)
要約【課題】DTIの応力の悪影響を防ぐような素子の配置をした半導体装置を提供する。
【解決手段】Nチャネル型MOSFETである第1の半導体素子301と、第1の半導体素子の隣に配置されたNチャネル型MOSFETである第2の半導体素子302と、第1の半導体素子と第2の半導体素子を囲うDTI101と、を備え、第1の半導体素子は、第1の回路に接続され、第2の半導体素子は、第1の回路とは異なる第2の回路に接続される、半導体装置を提供する。
【選択図】図3
特許請求の範囲【請求項1】
半導体基板と、
前記半導体基板に形成され、Nチャネル型MOSFETである第1の半導体素子と、
前記半導体基板に形成され、前記第1の半導体素子の隣に配置されたNチャネル型MOSFETである第2の半導体素子と、
前記半導体基板に形成され、平面視において前記第1の半導体素子と前記第2の半導体素子を囲うディープトレンチアイソレーションと、を備え、
前記第1の半導体素子は、第1の回路に接続され、
前記第2の半導体素子は、前記第1の回路とは異なる第2の回路に接続される、半導体装置。
続きを表示(約 2,100 文字)【請求項2】
前記第1の回路は、第1の精度を有し、
前記第2の回路は、第2の精度を有し、
前記第1の精度は、前記第2の精度より高い、請求項1に記載の半導体装置。
【請求項3】
前記第1の回路は、アナログ回路であり、
前記第2の回路は、デジタル回路である、請求項1に記載の半導体装置。
【請求項4】
前記第1の回路は、ペアトランジスタから構成され、
前記第2の回路は、ペアトランジスタとは異なるトランジスタから構成される、請求項1に記載の半導体装置。
【請求項5】
前記半導体基板の主面に沿う第1方向において、前記第2の半導体素子は、前記第1の半導体素子と前記ディープトレンチアイソレーションとの間に配置され、
前記第1の半導体素子は、
前記半導体基板の主面に沿い、かつ前記第1方向と交差する第2方向に延在する前記第1ゲート電極と、
第1ソース領域と、
第1ドレイン領域と、
を有し、
前記第2の半導体素子は、
前記第2方向に延在する前記第2ゲート電極と、
第2ソース領域と、
第2ドレイン領域と、
を有し、
前記ディープトレンチアイソレーションは、前記第1方向に延在しており、
前記ディープトレンチアイソレーション、前記第1ゲート電極、前記第1ソース領域、前記第1ドレイン領域、前記第2ゲート電極、前記第2ソース領域、及び前記第2ドレイン領域は、前記第2方向に沿って配置されている、請求項1に記載の半導体装置。
【請求項6】
半導体基板と、
前記半導体基板に形成され、Nチャネル型MOSFETである第1の半導体素子と、
前記半導体基板に形成され、前記第1の半導体素子の隣に配置されたNチャネル型MOSFETである第2の半導体素子と、
前記半導体基板に形成され、平面視において前記第1の半導体素子と前記第2の半導体素子を囲うディープトレンチアイソレーションと、を備え、
前記第2の半導体素子は、前記第1の半導体素子に対してそのチャネル長方向が直角になるように配置され、
前記第2の半導体素子のチャネル長方向は、前記第2の半導体素子に最接近する前記ディープトレンチアイソレーションの延在する方向である、半導体装置。
【請求項7】
半導体基板と、
前記半導体基板に形成され、Nチャネル型MOSFETである第1の半導体素子と、
前記半導体基板上に形成され、前記第1の半導体素子の隣に配置された抵抗素子と、
前記半導体基板に形成され、平面視において前記第1の半導体素子と前記抵抗素子を囲うディープトレンチアイソレーションと、を備える、半導体装置。
【請求項8】
半導体基板と、
前記半導体基板に形成され、Nチャネル型MOSFETである第1の半導体素子と、
前記半導体基板に形成され、前記第1の半導体素子の隣に配置されたNチャネル型MOSFETである第2の半導体素子と、
前記半導体基板上に形成され、前記第1の半導体素子の隣に配置された抵抗素子と、
前記半導体基板に形成され、平面視において前記第1の半導体素子と前記第2の半導体素子と前記抵抗素子を囲うディープトレンチアイソレーションと、を備え、
前記第2の半導体素子は、前記第1の半導体素子に対してそのチャネル長方向が直角になるように配置され、
前記第2の半導体素子のチャネル長方向は、前記第2の半導体素子と最接近する前記ディープトレンチアイソレーションの延在する方向であり、
前記抵抗素子は、前記第2の半導体素子のチャネル長方向において前記第2の半導体素子の隣に配置される、半導体装置。
【請求項9】
半導体基板と、
前記半導体基板に形成され、Nチャネル型MOSFETである第1の半導体素子と、
前記半導体基板に形成され、前記第1の半導体素子の隣に配置されたPチャネル型MOSFETである第2の半導体素子と、
前記半導体基板に形成され、平面視において前記第1の半導体素子と前記第2の半導体素子を囲うディープトレンチアイソレーションと、を備える、半導体装置。
【請求項10】
半導体基板と、
前記半導体基板に形成され、Pチャネル型MOSFETである第1の半導体素子と、
前記半導体基板に形成され、平面視において前記第1の半導体素子を囲うディープトレンチアイソレーションと、
前記半導体基板に形成され、前記第1の半導体素子のチャネル幅方向と平行に配置された基板コンタクト電極と、を備え、
前記基板コンタクト電極における第1の半導体素子のチャネル幅方向と平行な方向の長さは、前記第1の半導体素子のチャネル幅よりも長い、半導体装置。
(【請求項11】以降は省略されています)

発明の詳細な説明【技術分野】
【0001】
本開示は半導体装置に関する。
続きを表示(約 1,500 文字)【背景技術】
【0002】
ディープトレンチアイソレーションに関する開発がなされている。特許文献1は、半導体基板中の酸素濃度のばらつきに起因するリーク電流に伴う半導体素子の誤動作が抑制される半導体装置とその製造方法が記載されている。特許文献1は、素子分離絶縁膜(ディープトレンチアイソレーション)によって規定された高耐圧NMOSトランジスタ形成領域と素子分離絶縁膜によって規定されたCMOSトランジスタ形成領域と基板コンタクト部が形成されている半導体装置が記載されている。
【先行技術文献】
【特許文献】
【0003】
特開2017-183403号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、DTI(Deep Trench Isolation(ディープトレンチアイソレーション))の応力の影響により、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)の性能が悪化するおそれがある。そこで本開示の目的は、DTIの応力の悪影響を防ぐような素子の配置をした半導体装置を提供することである。
【0005】
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【0006】
一実施の形態によれば、高性能トランジスタをDTIから離して配置し、空いたスペースの有効利用をするものである。
【発明の効果】
【0007】
前記一実施の形態によれば、DTIの応力の悪影響を防ぐような素子の配置をした半導体装置を提供できる。
【図面の簡単な説明】
【0008】
実施の形態にかかるディープトレンチアイソレーションの平面概略図である。
実施の形態にかかるディープトレンチアイソレーションの応力と、MOSトランジスタへの応力の影響とを示す図である。
実施の形態1にかかる半導体装置の配置図である。
実施の形態1にかかるペアトランジスタの構成例を示す図である。
実施の形態1にかかるペアトランジスタの作製方法を示す図である。
実施の形態2にかかる半導体装置の配置図である。
実施の形態3にかかる半導体装置の配置図である。
実施の形態4にかかる半導体装置の配置図である。
実施の形態5にかかる半導体装置の配置図である。
実施の形態6にかかる半導体装置の配置図である。
実施の形態にかかるディープトレンチアイソレーションの配置の変形例である。
【発明を実施するための形態】
【0009】
実施の形態
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【0010】
(実施の形態にかかるディープトレンチアイソレーションの説明)
図1は、実施の形態にかかるディープトレンチアイソレーションの平面概略図である。図2は、実施の形態にかかるディープトレンチアイソレーションの応力と、MOSトランジスタへの応力の影響とを示す図である。図1及び2を参照しながら、実施の形態にかかるディープトレンチアイソレーション(DTI)を説明する。
(【0011】以降は省略されています)

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