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公開番号2024073141
公報種別公開特許公報(A)
公開日2024-05-29
出願番号2022184184
出願日2022-11-17
発明の名称炭化珪素半導体装置及びその製造方法
出願人富士電機株式会社
代理人個人,個人
主分類H01L 21/336 20060101AFI20240522BHJP(基本的電気素子)
要約【課題】内蔵ダイオードの通電劣化を抑制すると共に、活性素子のオン抵抗のばらつきを抑制することができる炭化珪素半導体装置の製造方法を提供する。
【解決手段】炭化珪素基板1pの上面側にドリフト層2をエピタキシャル成長させる工程と、ドリフト層2の上面側にベース領域6を形成する工程と、ドリフト層2の上面側に主領域7を形成する工程と、ベース領域6及び主領域7に注入された不純物イオンを活性化するための活性化アニール工程と、ゲート絶縁膜及びゲート電極を形成する工程と、ベース領域及び主領域に電気的に接続される主電極を形成する工程と、活性化アニール工程よりも後で、且つ主電極を形成する工程よりも前に、ドリフト層2の上面側からライフタイムキラーを照射する工程を含み、ライフタイムキラーを照射する工程よりも後で、且つ主電極を形成する工程よりも前に、900℃以上、1300℃以下で熱処理を行う。
【選択図】図10
特許請求の範囲【請求項１】
第１導電型の炭化珪素基板と、
前記炭化珪素基板の上面側に設けられた第１導電型のドリフト層と、
前記ドリフト層の上面側に設けられた第２導電型のベース領域と、
前記ドリフト層の上面側に前記ベース領域に接して設けられた第１導電型の主領域と、
前記主領域及びベース領域に接して設けられた絶縁ゲート型電極構造と、
前記ドリフト層の下面を含むように設けられたライフタイムキラー領域と、
を備え、
前記ライフタイムキラー領域のライフタイムが０．０８μｓ以上、０．１４μｓ以下である炭化珪素半導体装置。
続きを表示（約 1,500 文字）【請求項２】
前記絶縁ゲート型電極構造が、前記ベース領域及び前記主領域を貫通するトレンチに埋め込まれ、
前記トレンチ直下の前記ライフタイムキラー領域の深さが、前記トレンチの周囲の前記ライフタイムキラー領域の深さよりも深い
請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記炭化珪素基板と前記ドリフト層との間に設けられ、前記ドリフト層よりも高不純物濃度の第１導電型の転位変換層を更に備える
請求項１又は２に記載の炭化珪素半導体装置。
【請求項４】
前記転位変換層と前記ドリフト層との間に設けられ、前記転位変換層よりも高不純物濃度の第１導電型の再結合促進層を更に備える
請求項３に記載の炭化珪素半導体装置。
【請求項５】
第１導電型の炭化珪素基板の上面側に第１導電型のドリフト層をエピタキシャル成長させる工程と、
第２導電型の不純物イオンを注入して前記ドリフト層の上面側にベース領域を形成する工程と、
第１導電型の不純物イオンを注入して前記ドリフト層の上面側に前記ベース領域に接するように主領域を形成する工程と、
前記ベース領域及び前記主領域にそれぞれ注入された前記不純物イオンを活性化するための活性化アニール工程と、
前記ベース領域及び前記主領域に接するようにゲート絶縁膜を形成する工程と、
前記ベース領域及び前記主領域に前記ゲート絶縁膜を介して接するようにゲート電極を形成する工程と、
前記ベース領域及び前記主領域の上面に前記ゲート電極を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜にコンタクトホールを形成する工程と、
前記コンタクトホールを介して前記ベース領域及び前記主領域に電気的に接続される主電極を形成する工程と、
前記活性化アニール工程よりも後で、且つ前記主電極を形成する工程よりも前に、前記ドリフト層の上面側からライフタイムキラーを照射する工程と、
を含み、
前記ライフタイムキラーを照射する工程よりも後で、且つ前記主電極を形成する工程よりも前に、９００℃以上、１３００℃以下で熱処理を行う炭化珪素半導体装置の製造方法。
【請求項６】
前記ベース領域及び前記主領域を貫通するトレンチを形成する工程を更に含み、
前記ライフタイムキラーを照射する工程は、前記トレンチを形成する工程よりも前に行う
請求項５に記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記ベース領域及び前記主領域を貫通するトレンチを形成する工程を更に含み、
前記ライフタイムキラーを照射する工程は、前記トレンチを形成する工程よりも後で、且つ前記ゲート絶縁膜を形成する工程よりも前に行う
請求項５に記載の炭化珪素半導体装置の製造方法。
【請求項８】
前記ライフタイムキラーを照射する工程は、前記ゲート電極を形成する工程よりも後で、且つ前記コンタクトホールを形成する工程よりも前に行う
請求項５に記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記熱処理は、前記ゲート絶縁膜を形成する工程に含まれる
請求項５又は６に記載の炭化珪素半導体装置の製造方法。
【請求項１０】
前記コンタクトホールを形成する工程よりも後に、前記層間絶縁膜を平坦化するためのリフロー工程を更に含み、
前記熱処理は、前記リフロー工程に含まれる
請求項５又は６に記載の炭化珪素半導体装置の製造方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、炭化珪素（ＳｉＣ）を用いたＳｉＣ半導体装置及びその製造方法に関する。
続きを表示（約 3,000 文字）【背景技術】
【０００２】
特許文献１には、内蔵ダイオードの通電劣化の原因となる積層欠陥の拡張を防止するため、熱処理（リフロー）により層間絶縁膜を平坦化した後に、おもて面側からライフタイムキラーとしてプロトン等を注入するＳｉＣ半導体装置の製造方法が開示されている。特許文献２には、基板の下面を研磨した後に、基板の裏面側からプロトン等を注入するＳｉＣ半導体装置の製造方法が開示されている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１９－１０２４９３号公報
特開２０２２－１６３５５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＳｉＣ半導体装置では、シリコン（Ｓｉ）を用いたＳｉ半導体装置と比較して、基板の厚さが厚く、且つ基板上にエピタキシャル成長させたドリフト層の厚さが薄い。このため、基板の裏面側からライフタイムキラーを照射すると、ライフタイムキラーのドリフト層内の分布がばらつき、活性素子のオン抵抗がばらつく。
【０００５】
本開示は、上記課題を鑑み、内蔵ダイオードの通電劣化を抑制すると共に、活性素子のオン抵抗のばらつきを抑制することができるＳｉＣ半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本開示の一態様は、（ａ）第１導電型のＳｉＣ基板と、（ｂ）ＳｉＣ基板の上面側に設けられた第１導電型のドリフト層と（ｃ）ドリフト層の上面側に設けられた第２導電型のベース領域と、（ｄ）ドリフト層の上面側にベース領域に接して設けられた第１導電型の主領域と、（ｅ）主領域及びベース領域に接して設けられた絶縁ゲート型電極構造と、（ｆ）ドリフト層の下面を含むように設けられたライフタイムキラー領域とを備え、ライフタイムキラー領域のライフタイムが０．０８μｓ以上、０．１４μｓ以下であるＳｉＣ半導体装置であることを要旨とする。
【０００７】
本開示の他の態様は、（ａ）第１導電型のＳｉＣ基板の上面側に第１導電型のドリフト層をエピタキシャル成長させる工程と、（ｂ）第２導電型の不純物イオンを注入してドリフト層の上面側にベース領域を形成する工程と、（ｃ）第１導電型の不純物イオンを注入してドリフト層の上面側にベース領域に接するように主領域を形成する工程と、（ｄ）ベース領域及び主領域にそれぞれ注入された不純物イオンを活性化するための活性化アニール工程と、（ｅ）ベース領域及び主領域に接するようにゲート絶縁膜を形成する工程と、（ｆ）ベース領域及び主領域にゲート絶縁膜を介して接するようにゲート電極を形成する工程と、（ｇ）ベース領域及び主領域の上面にゲート電極を覆う層間絶縁膜を形成する工程と、（ｈ）層間絶縁膜にベース領域及び主領域を露出するコンタクトホールを形成する工程と、（ｉ）コンタクトホールを介してベース領域及び主領域に電気的に接続される主電極を形成する工程と、（ｊ）活性化アニール工程よりも後で、且つ主電極を形成する工程よりも前に、ドリフト層の上面側からライフタイムキラーを照射する工程とを含み、ライフタイムキラーを照射する工程よりも後で、且つ主電極を形成する工程よりも前に、９００℃以上、１３００℃以下で熱処理を行うＳｉＣ半導体装置の製造方法であることを要旨とする。
【発明の効果】
【０００８】
本開示によれば、内蔵ダイオードの通電劣化を抑制すると共に、活性素子のオン抵抗のばらつきを抑制することができるＳｉＣ半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【０００９】
第１実施形態に係るＳｉＣ半導体装置の一例を示す平面概略図である。
図１中のＡ－Ａ線方向から見た断面概略図である。
第１実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明するための断面概略図である。
第１実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明するための図３に引き続く断面概略図である。
第１実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明するための図４に引き続く断面概略図である。
第１実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明するための図５に引き続く断面概略図である。
第１実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明するための図６に引き続く断面概略図である。
第１実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明するための図７に引き続く断面概略図である。
第１実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明するための図８に引き続く断面概略図である。
第１実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明するための図９に引き続く断面概略図である。
第１実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明するための図１０に引き続く断面概略図である。
第１実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明するための図１１に引き続く断面概略図である。
第１実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明するための図１２に引き続く断面概略図である。
第１実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明するための図１３に引き続く断面概略図である。
第１実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明するための図１４に引き続く断面概略図である。
第１実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明するための図１５に引き続く断面概略図である。
各種条件下でのＳｉＣのライフタイム測定結果を示すグラフである。
各種条件下でのＳｉＣのライフタイム測定結果を示す表である。
第２実施形態に係るＳｉＣ半導体装置の一例を示す断面概略図である。
第２実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明するための断面概略図である。
第３実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明するための断面概略図である。
第４実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明するための断面概略図である。
第５実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明するための断面概略図である。
第６実施形態に係るＳｉＣ半導体装置の一例を示す断面概略図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、本開示の第１～第６実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す第１～第６実施形態は、本開示の技術的思想を具体化するための装置や方法を例示するものであって、本開示の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
（【００１１】以降は省略されています）

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