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公開番号2024068760
公報種別公開特許公報(A)
公開日2024-05-21
出願番号2022179333
出願日2022-11-09
発明の名称半導体装置
出願人三菱電機株式会社
代理人個人,個人
主分類H01L 29/06 20060101AFI20240514BHJP(基本的電気素子)
要約【課題】VLD構造の電界緩和層の上に配置される電極の幅を広く保ちつつ、半導体装置の耐圧を向上させる。
【解決手段】半導体装置を構成する半導体基板50には、第1導電型のドリフト層1が形成されており、終端領域20の半導体基板50の表層部に、不純物濃度が半導体基板50の外側へ向かって減少する第2導電型のウェル層2と、チャネルストッパ層としての第1導電型のエミッタ層3が形成されている。終端領域20は、ウェル層2が深く形成された緩和領域21と、緩和領域21の外側に位置し、ウェル層2が浅く形成されたリサーフ領域22と、チャネルストッパ層が形成されたチャネルストッパ領域23とを備える。緩和領域21上にはゲート配線電極11が形成され、チャネルストッパ領域23上にはチャネルストッパ電極13が形成される。ゲート配線電極11およびチャネルストッパ電極13は、それらの間を電気的に接続する半絶縁膜14で覆われる。
【選択図】図1
特許請求の範囲【請求項1】
第1導電型のドリフト層が形成された半導体基板と、
前記半導体基板において半導体素子が形成された活性領域と、
前記半導体基板における前記活性領域の外側の領域である終端領域と、
前記終端領域の前記半導体基板の表層部に形成され、第2導電型の不純物濃度が前記半導体基板の外側へ向かって減少する第2導電型のウェル層と、
前記ウェル層よりも外側の前記半導体基板の表層部に形成された第1導電型のチャネルストッパ層と、
を備え、
前記終端領域は、
前記活性領域に隣接し、前記ウェル層が形成された緩和領域と、
前記緩和領域の外側に位置し、前記緩和領域よりも前記ウェル層が浅く形成されたリサーフ領域と、
前記リサーフ領域の外側に位置し、前記チャネルストッパ層が形成されたチャネルストッパ領域と、
前記緩和領域上に層間絶縁膜を介して形成された電極と、
前記チャネルストッパ層に接続するチャネルストッパ電極と、
前記電極および前記チャネルストッパ電極を覆い、前記電極と前記チャネルストッパ電極との間を電気的に接続する半絶縁膜と、
を備える、
半導体装置。
続きを表示(約 950 文字)【請求項2】
前記終端領域は、前記リサーフ領域上に前記層間絶縁膜を介して形成された少なくとも1つのフィールドプレート電極をさらに備え、
前記半絶縁膜は、前記電極、前記フィールドプレート電極および前記チャネルストッパ電極を覆い、前記電極、前記フィールドプレート電極および前記チャネルストッパ電極の間を電気的に接続する、
請求項1に記載の半導体装置。
【請求項3】
前記半絶縁膜は、前記電極、前記フィールドプレート電極および前記チャネルストッパ電極の間隔は均一である、
請求項2に記載の半導体装置。
【請求項4】
前記フィールドプレート電極は複数であり、複数の前記フィールドプレート電極の幅は均一である、
請求項2または請求項3に記載の半導体装置。
【請求項5】
前記電極、前記フィールドプレート電極および前記チャネルストッパ電極は、同一の導電体材料で形成されている、
請求項2または請求項3に記載の半導体装置。
【請求項6】
前記電極の外端部は前記リサーフ領域へ張り出しており、
前記電極が前記リサーフ領域へ張り出した長さは、0μm以上30μm以下である、
請求項1から請求項3のいずれか一項に記載の半導体装置。
【請求項7】
前記チャネルストッパ電極の内端部は前記リサーフ領域へ張り出しており、
前記チャネルストッパ電極が前記リサーフ領域へ張り出した長さは、0μm以上30μm以下である、
請求項1から請求項3のいずれか一項に記載の半導体装置。
【請求項8】
前記半絶縁膜の抵抗率は、1×10
12
Ω・cm以下である、
請求項1から請求項3のいずれか一項に記載の半導体装置。
【請求項9】
前記半絶縁膜の上に形成された絶縁膜をさらに備える、
請求項1から請求項3のいずれか一項に記載の半導体装置。
【請求項10】
前記半絶縁膜の上面の凹凸を埋めるように前記半絶縁膜を覆う表面保護膜をさらに備える、
請求項1から請求項3のいずれか一項に記載の半導体装置。

発明の詳細な説明【技術分野】
【0001】
本開示は半導体装置に関するものである。
続きを表示(約 2,000 文字)【背景技術】
【0002】
縦型半導体素子の終端構造として、電界緩和層の不純物濃度を半導体基板の外側へ向けて減少させたVLD(Variation of Lateral Doping)構造が知られている(例えば下記の特許文献1)。
【先行技術文献】
【特許文献】
【0003】
国際公開第2015/104900号
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献1では、VLD構造の上にフィールドプレート電極を設け、フィールドプレート電極の幅(W)と間隔(D)との比率(W/D)を、半導体基板の外側へ向けて減少させることが提案されている。この構造は、フィールドプレート電極の電位分布を電界緩和層の電位分布に近くして、半導体装置の耐圧を向上させることができる。しかし、この構造では、半導体基板の周縁部でフィールドプレート電極幅が狭くなるため、応力によるフィールドプレート電極のスライド等が生じやすく、信頼性の低下を招く要因となる。
【0005】
本開示は以上のような課題を解決するためになされたものであり、VLD構造の電界緩和層の上に配置される電極の幅を広く保ちつつ、半導体装置の耐圧を向上させることを目的とする。
【課題を解決するための手段】
【0006】
本開示に係る半導体装置は、第1導電型のドリフト層が形成された半導体基板と、前記半導体基板において半導体素子が形成された活性領域と、前記半導体基板における前記活性領域の外側の領域である終端領域と、前記終端領域の前記半導体基板の表層部に形成され、第2導電型の不純物濃度が前記半導体基板の外側へ向かって減少する第2導電型のウェル層と、前記ウェル層よりも外側の前記半導体基板の表層部に形成された第1導電型のチャネルストッパ層と、を備え、前記終端領域は、前記活性領域に隣接し、前記ウェル層が形成された緩和領域と、前記緩和領域の外側に位置し、前記緩和領域よりも前記ウェル層が浅く形成されたリサーフ領域と、前記リサーフ領域の外側に位置し、前記チャネルストッパ層が形成されたチャネルストッパ領域と、前記緩和領域上に層間絶縁膜を介して形成された電極と、前記チャネルストッパ層に接続するチャネルストッパ電極と、前記電極および前記チャネルストッパ電極を覆い、前記電極と前記チャネルストッパ電極との間を電気的に接続する半絶縁膜と、を備える、半導体装置。
【発明の効果】
【0007】
本開示によれば、配線電極とチャネルストッパ電極との間が半絶縁膜により電気的に接続されることで、配線電極とチャネルストッパ電極との間の電位分布がウェル層の電位分布に近くなり、半導体装置の耐圧が向上する。また、ウェル層上に幅の狭い電極を設ける必要がないため、応力による電極のスライド等の発生を抑制でき、信頼性の向上にも寄与できる。
【図面の簡単な説明】
【0008】
実施の形態1に係る半導体装置の断面図である。
ゲート配線がリサーフ領域へ張り出した長さ(E1)と半導体装置の耐圧との関係を示すグラフである。
チャネルストッパ電極がリサーフ領域へ張り出した長さ(E2)と半導体装置の耐圧との関係を示すグラフである。
半絶縁膜の抵抗率と半導体装置の耐圧との関係を示すグラフである。
実施の形態5に係る半導体装置の断面図である。
実施の形態6に係る半導体装置の断面図である。
実施の形態7に係る半導体装置の断面図である。
【発明を実施するための形態】
【0009】
<実施の形態1>
図1は、実施の形態1に係る半導体装置の断面図を示す。本実施の形態では、半導体装置として、IGBT(Insulated Gate Bipolar Transistor)とFWD(Free Wheeling Diode)とを1チップで構成したRC-IGBT(Reverse Conducting IGBT)を示すが、半導体装置は、例えばMOSFET(Metal Oxide Semiconductor Field Effect Transistor)やSBD(Schottky Barrier Diode)などでもよい。また、以下の説明では、第1導電型をN型、第2導電型をP型として説明するが、それとは逆に、第1導電型をP型、第2導電型をN型としてもよい。
【0010】
図1に示すように、実施の形態1に係る半導体装置は、半導体基板50を用いて形成されている。ここで、図1における半導体基板50の上側の主面を第1主面51、半導体基板50の下側の主面を第2主面52と定義する。
(【0011】以降は省略されています)

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