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公開番号2024066576
公報種別公開特許公報(A)
公開日2024-05-16
出願番号2022176006
出願日2022-11-02
発明の名称キャッシュメモリ
出願人富士通株式会社
代理人個人,個人,個人
主分類G06F 12/0895 20160101AFI20240509BHJP(計算;計数)
要約【課題】メモリアクセスアドレスの偏りによるキャッシュヒット率の低下を抑制する。
【解決手段】キャッシュメモリは、メモリアクセスアドレス中のセットアドレスにより識別される複数のエントリを含むキャッシュブロックと、メモリアクセス要求のキャッシュヒットまたはキャッシュミスを判定するキャッシュ制御部と、キャッシュミスの発生回数をエントリ毎に保持するミス回数保持部と、エントリ毎のキャッシュミスの発生回数のいずれかが閾値を超えた場合、セットアドレスのメモリアクセスアドレス内でのビット位置の割り当てを変更するセットビット位置変更部と、を有する。これにより、特定のエントリへの参照が集中する場合に、参照するエントリを分散して、キャッシュヒット率の低下を抑制することができる。この結果、キャッシュメモリを搭載するプロセッサまたはシステムの処理性能を向上することができる。
【選択図】図1
特許請求の範囲【請求項１】
メモリアクセス要求に含まれるメモリアクセスアドレス中のセットアドレスにより識別される複数のエントリを含み、前記複数のエントリの各々がメモリアクセスアドレス中のタグアドレスを保持する複数のウェイを含むキャッシュブロックと、
メモリアクセスアドレスに含まれるセットアドレスとタグアドレスとに基づいて、メモリアクセス要求のキャッシュヒットまたはキャッシュミスを判定するキャッシュ制御部と、
キャッシュミスの発生回数を前記複数のエントリ毎に保持するミス回数保持部と、
前記ミス回数保持部に保持された前記複数のエントリ毎のキャッシュミスの発生回数のいずれかが閾値を超えた場合、セットアドレスのメモリアクセスアドレス内でのビット位置の割り当てを変更するセットビット位置変更部と、
を有するキャッシュメモリ。
続きを表示（約 850 文字）【請求項２】
前記セットビット位置変更部は、セットアドレスのビット位置の割り当てを変更した場合、前記キャッシュブロックの全てのエントリを無効化する
請求項１に記載のキャッシュメモリ。
【請求項３】
前記セットビット位置変更部は、セットアドレスのビット位置の割り当てを変更した場合、キャッシュミスの発生回数が閾値を超えたエントリを除くエントリを無効化し、キャッシュミスの発生回数が閾値を超えたエントリに保持されたデータを、ビット位置の割り当てを変更したセットアドレスに対応するエントリに、新たなタグアドレスとともに格納する
請求項１に記載のキャッシュメモリ。
【請求項４】
前記セットビット位置変更部は、前記セットアドレスのビット位置の割り当てを変更した場合、ビット位置の割り当ての変更の前後で保持するエントリが変わらないデータを除くデータを無効化し、無効化しないデータを保持するエントリのタグアドレスをビット位置の割り当ての変更後のタグアドレスに変更する
請求項１に記載のキャッシュメモリ。
【請求項５】
前記メモリアクセスアドレス中の前記セットアドレスのビット位置を保持するセットビット位置保持部を有し、
前記キャッシュ制御部は、前記セットビット位置保持部に保持された前記ビット位置に基づいて前記メモリアクセスアドレスからセットアドレスとタグアドレスとを抽出し、
前記セットビット位置変更部は、変更したビット位置を前記セットビット位置保持部に格納する
請求項１ないし請求項４のいずれか１項に記載のキャッシュメモリ。
【請求項６】
前記キャッシュ制御部がキャッシュミスを判定する毎に、キャッシュミスしたセットに対応して前記ミス回数保持部に保持されたキャッシュミスの発生回数を更新するミス回数更新部を有する
請求項１ないし請求項４のいずれか１項に記載のキャッシュメモリ。

発明の詳細な説明【技術分野】
【０００１】
本発明は、キャッシュメモリに関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
ＣＰＵ（Central Processing Unit）等のプロセッサに搭載されるキャッシュメモリ、または、プロセッサとメインメモリとの間に配置されるキャッシュメモリは、メインメモリに記憶されたデータの一部を保持する。そして、キャッシュメモリは、プロセッサから発行されたメモリアクセス要求の対象データを保持している場合（キャッシュヒット）、メインメモリにアクセス要求を発行することなく、キャッシュメモリに保持しているデータをプロセッサに出力する。これにより、データのアクセス効率が向上し、プロセッサの処理性能が向上する。
【０００３】
例えば、キャッシュメモリは、データを保持するデータ領域と、アクセス対象のデータがデータ領域に保持されているか否かを判定する情報を保持するタグ領域とを有する複数のエントリを有する。複数のエントリは、メモリアクセス要求に含まれるメモリアクセスアドレスの一部のビットであるセットアドレスを使用して識別される。メモリアクセスアドレスの残りのビットは、タグアドレスとしてタグ領域に格納される。そして、メモリアクセスアドレスに含まれるセットアドレスに対応するエントリに保持されたタグアドレスが、メモリアクセスアドレスのタグアドレスと一致する場合、キャッシュヒットが判定される（セットアソシアティブ方式）。
【０００４】
この種のキャッシュメモリは、例えば、メモリアクセス要求に含まれるメモリアクセスアドレスから複数通りのセットアドレスとタグアドレスとをそれぞれ生成する複数のマッピングコントローラを有する。キャッシュメモリは、マッピングコントローラのいずれかから出力されるセットアドレスおよびタグアドレスを使用してキャッシュヒットを判定し、ヒット率が低い場合、使用するマッピングコントローラを切り替える（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
特開平８－２６３３７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
セットアソシアティブ方式のキャッシュメモリにおいて、メモリアクセスアドレスの値が２のべき乗となるストライドアクセスが実施されると、特定のエントリの参照頻度が他のエントリの参照頻度に比べて高くなる場合がある。参照頻度の高いエントリにおいて、データがキャッシュヒットによって再利用される前に追い出されると、キャッシュミスの頻度が高くなる。
【０００７】
例えば、ストライドアクセスによるキャッシュミスは、局所的なメモリアクセスアドレスにより発生する。このため、キャッシュメモリ全体のキャッシュヒット率をモニタすることでは、ストライドアクセスによるキャッシュミスの頻度の増加を判定することが困難であり、キャッシュミスの頻度を下げることは困難である。
【０００８】
１つの側面では、本発明は、メモリアクセスアドレスの偏りによるキャッシュヒット率の低下を抑制することを目的とする。
【課題を解決するための手段】
【０００９】
一つの観点によれば、キャッシュメモリは、メモリアクセス要求に含まれるメモリアクセスアドレス中のセットアドレスにより識別される複数のエントリを含み、前記複数のエントリの各々にメモリアクセスアドレス中のタグアドレスが保持されるキャッシュブロックと、メモリアクセスアドレスに含まれるセットアドレスとタグアドレスとに基づいて、メモリアクセス要求のキャッシュヒットまたはキャッシュミスを判定するキャッシュ制御部と、キャッシュミスの発生回数を前記複数のエントリ毎に保持するミス回数保持部と、前記ミス回数保持部に保持された前記複数のエントリ毎のキャッシュミスの発生回数のいずれかが閾値を超えた場合、セットアドレスのメモリアクセスアドレス内でのビット位置の割り当てを変更するセットビット位置変更部と、を有する。
【発明の効果】
【００１０】
メモリアクセスアドレスの偏りによるキャッシュヒット率の低下を抑制することができる。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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