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公開番号2024066107
公報種別公開特許公報(A)
公開日2024-05-15
出願番号2022175414
出願日2022-11-01
発明の名称半導体装置およびその製造方法
出願人三菱電機株式会社
代理人個人,個人
主分類H01L 29/78 20060101AFI20240508BHJP(基本的電気素子)
要約【課題】リカバリー損失を増加させずにRRSOAを改善する半導体装置を提供する。
【解決手段】トランジスタとダイオードとが共通の半導体基板に形成され、半導体基板は、トランジスタ領域とダイオード領域とを有し、ダイオード領域は、半導体基板の第2主面側に設けられた第1導電型の第1半導体層と、第1半導体層上に設けられた第1導電型の第2半導体層と、第2半導体層よりも半導体基板の第1主面側に設けられた第2導電型の第3半導体層と、ダイオードに第1電位を与える第1主電極と、ダイオードに第2電位を与える第2主電極と、半導体基板の第1主面から第2半導体層に達する複数のダイオードトレンチゲートと、第3半導体層の上層部に設けられたコンタクト領域と、を備え、コンタクト領域は、第3半導体層に設けられた凹部に埋め込まれた導電体材料で構成される。
【選択図】図2
特許請求の範囲【請求項1】
トランジスタとダイオードとが共通の半導体基板に形成された半導体装置であって、
前記半導体基板は、
前記トランジスタが形成されたトランジスタ領域と、
前記ダイオードが形成されたダイオード領域と、を有し、
前記ダイオード領域は、
前記半導体基板の第2主面側に設けられた第1導電型の第1半導体層と、
前記第1半導体層上に設けられた第1導電型の第2半導体層と、
前記第2半導体層よりも前記半導体基板の第1主面側に設けられた第2導電型の第3半導体層と、
前記ダイオードに第1電位を与える第1主電極と、
前記ダイオードに第2電位を与える第2主電極と、
前記半導体基板の前記第1主面から前記第2半導体層に達するように設けられた複数のダイオードトレンチゲートと、
前記第3半導体層の上層部に設けられたコンタクト領域と、を備え、
前記コンタクト領域は、
前記第3半導体層に設けられた凹部に埋め込まれた導電体材料で構成される、半導体装置。
続きを表示(約 1,100 文字)【請求項2】
前記ダイオード領域は、
前記第3半導体層の上層部に選択的に設けられた第2導電型の第4半導体層をさらに備え、
前記第4半導体層は、
前記第3半導体層よりも第2導電型の不純物濃度が高く、
前記コンタクト領域の深さは、前記第4半導体層よりも浅い、請求項1記載の半導体装置。
【請求項3】
前記第4半導体層は、
前記コンタクト領域の下方において、深さが部分的に深く形成されている、請求項2記載の半導体装置。
【請求項4】
前記第3半導体層は、
前記コンタクト領域の下方において、深さが最も深くなるように深さ分布を有する、請求項1または請求項2記載の半導体装置。
【請求項5】
前記第1半導体層は、
前記複数のダイオードトレンチゲートの配列方向において第2導電型の第5半導体層と交互に設けられる、請求項1または請求項2記載の半導体装置。
【請求項6】
前記複数のダイオードトレンチゲートは、
前記トランジスタ領域と前記ダイオード領域との境界に設けられた第1のダイオードトレンチゲートと、
前記第1のダイオードトレンチゲート以外の第2のダイオードトレンチゲートと、を含み、
前記第1のダイオードトレンチゲートは、前記第1主電極との間に設けられた層間絶縁膜で覆われ、
前記第2のダイオードトレンチゲートは、前記第1主電極に覆われる、請求項1または請求項2記載の半導体装置。
【請求項7】
前記コンタクト領域は、
隣り合うダイオードトレンチゲートの間に、ダイオードトレンチゲートに平行にストライプ状に設けられる、請求項1または請求項2記載の半導体装置。
【請求項8】
前記コンタクト領域は、
隣り合うダイオードトレンチゲートの間に、ダイオードトレンチゲートに垂直にストライプ状に設けられる、請求項1または請求項2記載の半導体装装置。
【請求項9】
前記コンタクト領域は、
隣り合うダイオードトレンチゲートの間に、不連続な形状で均等に複数設けられる、請求項1または請求項2記載の半導体装置。
【請求項10】
前記第4半導体層は、
前記トランジスタ領域の前記ダイオード領域との境界にも設けられ、
前記トランジスタ領域の前記第4半導体層は、
前記境界に設けられたダイオードトレンチゲートに沿って連続的に設けられる、請求項2記載の半導体装置。
(【請求項11】以降は省略されています)

発明の詳細な説明【技術分野】
【0001】
本開示は半導体装置に関し、特に、リカバリー損失を増加させずに逆回復安全動作領域を改善した半導体装置に関する。
続きを表示(約 2,000 文字)【背景技術】
【0002】
IGBT(Insulated Gate Bipolar Transistor)と還流ダイオードが同一の半導体基板に設けられた、逆導通IGBT(RC-IGBT:Reverse Conducting IGBT)の一例として、従来は、例えば特許文献1の図3に開示されるように、IGBT領域だけでなくダイオード領域にもトレンチコンタクトを配置し、トレンチコンタクトの底部に高濃度のp型コンタクト層を形成する構成が提案されている。
【先行技術文献】
【特許文献】
【0003】
国際公開第2020/213254号
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献1では、ダイオード領域のトレンチコンタクトの面積を増やすとp型コンタクト層も増加することになるので、ダイオード領域にp型コンタクト層を設けない構成に比べてリカバリー損失が増大することになる。
【0005】
これは、半導体基板表面のp型不純物層の不純物濃度が高いと、ドリフト層に注入されるホール量が増大し、リカバリー動作時のピーク電流(Irr)が増大したり、リカバリー電流が0になるまでの時間(trr)が増大したりするためである。
【0006】
リカバリー損失を低減するにはトレンチコンタクトの面積を減少させる必要があるが、トレンチコンタクトの面積を減少させると、リカバリー動作時にホールが排出されにくくなり、蓄積したホールによりpn接合部に電界が集中し、ダイオードの逆回復安全動作領域(Reverse Recovery Safe Operation Area:RRSOA)が低下するいという問題が発生する。
【0007】
本開示は、上記のような問題を解決するためになされたものであり、リカバリー損失を増加させずにRRSOAを改善する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0008】
本開示に係る半導体装置は、トランジスタとダイオードとが共通の半導体基板に形成された半導体装置であって、前記半導体基板は、前記トランジスタが形成されたトランジスタ領域と、前記ダイオードが形成されたダイオード領域と、を有し、前記ダイオード領域は、前記半導体基板の第2主面側に設けられた第1導電型の第1半導体層と、前記第1半導体層上に設けられた第1導電型の第2半導体層と、前記第2半導体層よりも前記半導体基板の第1主面側に設けられた第2導電型の第3半導体層と、前記ダイオードに第1電位を与える第1主電極と、前記ダイオードに第2電位を与える第2主電極と、前記半導体基板の前記第1主面から前記第2半導体層に達するように設けられた複数のダイオードトレンチゲートと、前記第3半導体層の上層部に設けられたコンタクト領域と、を備え、前記コンタクト領域は、前記第3半導体層に設けられた凹部に埋め込まれた導電体材料で構成される。
【発明の効果】
【0009】
本開示に係る半導体装置によれば、第3半導体層の上層部に設けられた凹部に埋め込まれた導電体材料で構成されるコンタクト領域を設けることで、コンタクト幅を最小限とした場合でも第3半導体層と第1主電極との接触面積を増やすことができ、リカバリー損失を増加させずにRRSOAを改善することができる。
【図面の簡単な説明】
【0010】
本開示に係る実施の形態1の半導体装置の構成を示す平面図である。
本開示に係る実施の形態1の半導体装置の構成を示す断面図である。
本開示に係る実施の形態2の半導体装置の構成を示す平面図である。
本開示に係る実施の形態2の半導体装置の構成を示す断面図である。
本開示に係る実施の形態3の半導体装置の構成を示す断面図である。
本開示に係る実施の形態4の半導体装置の構成を示す断面図である。
本開示に係る実施の形態5の半導体装置の構成を示す断面図である。
本開示に係る実施の形態6の半導体装置の構成を示す断面図である。
本開示に係る実施の形態7の半導体装置の構成を示す拡大平面図である。
本開示に係る実施の形態2の半導体装置の構成を示す拡大平面図である。
本開示に係る実施の形態8の半導体装置の構成を示す拡大平面図である。
本開示に係る実施の形態9の半導体装置の構成を示す拡大平面図である。
本開示に係る実施の形態10の半導体装置の製造方法を説明するフローチャートである。
【発明を実施するための形態】
(【0011】以降は省略されています)

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