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公開番号2024059122
公報種別公開特許公報(A)
公開日2024-05-01
出願番号2022166580
出願日2022-10-18
発明の名称入出力制御装置
出願人株式会社デンソー,トヨタ自動車株式会社,株式会社ミライズテクノロジーズ
代理人弁理士法人明成国際特許事務所
主分類G06F 12/00 20060101AFI20240423BHJP(計算;計数)
要約【課題】検証回路において、性能検証の精度低下を抑制する。
【解決手段】入出力制御装置200は、検証回路100と半導体メモリ装置320との間に接続され、データの入出力を制御する入出力制御装置であって、半導体メモリ装置に対するデータの読み出しを要求するリードトランザクションを検証回路から入力し、リードトランザクションに対応して半導体メモリ装置から受信するリードレスポンスを検証回路に出力するための第1ポート210と、リードトランザクションを半導体メモリ装置に出力し、リードトランザクションに対応して半導体メモリ装置から出力されるリードレスポンスを受信するための第2ポート240と、リードトランザクションの半導体メモリ装置への出力と、リードレスポンスの検証回路への出力と、のうちの少なくとも一方を遅延させるためのバッファ装置250と、を備える。
【選択図】図1
特許請求の範囲【請求項１】
検証回路（１００）と半導体メモリ装置（３２０）との間に接続され、データの入出力を制御する入出力制御装置（２００）であって、
前記半導体メモリ装置に対するデータの読み出しを要求するリードトランザクションを前記検証回路から受信し、前記リードトランザクションに対応して前記半導体メモリ装置から受信するリードレスポンスを前記検証回路に出力するための第１ポート（２１０）と、
前記リードトランザクションを前記半導体メモリ装置に出力し、前記リードトランザクションに対応して前記半導体メモリ装置から出力される前記リードレスポンスを受信するための第２ポート（２４０）と、
前記リードトランザクションの前記半導体メモリ装置への出力と、前記リードレスポンスの前記検証回路への出力と、のうちの少なくとも一方を遅延させるためのバッファ装置（２５０）と、
を備える、
入出力制御装置。
続きを表示（約 1,500 文字）【請求項２】
請求項１に記載の入出力制御装置であって、
前記リードトランザクションごとに前記半導体メモリ装置に前記リードトランザクションが出力されてからの経過サイクル数をカウントする経過サイクルカウンタ（２３１、２３２、２３３、２３４）をさらに備え、
前記バッファ装置は、前記経過サイクル数が予め設定された閾値未満である場合に前記リードレスポンスを保留し、前記経過サイクル数が前記閾値以上となった場合に前記リードレスポンスを、前記第１ポートを介して前記検証回路へ出力する、
入出力制御装置。
【請求項３】
請求項２に記載の入出力制御装置であって、
前記経過サイクルカウンタは、前記リードトランザクションの最大アウトスタンディング数と同数設けられている、
入出力制御装置。
【請求項４】
請求項１から請求項３のいずれか一項に記載の入出力制御装置であって、
前記半導体メモリ装置へ出力された前記リードトランザクションのデータ量の合計値であるアクセスデータ量をカウントする帯域カウンタ装置（２２０）を備え、
前記帯域カウンタ装置は、設定された目標帯域を前記アクセスデータ量が超えている場合に前記第２ポートを介した前記リードトランザクションの前記半導体メモリ装置への出力を保留し、前記アクセスデータ量が前記目標帯域以下となった場合に前記リードトランザクションを、前記第２ポートを介して前記半導体メモリ装置へ出力する、
入出力制御装置。
【請求項５】
請求項４に記載の入出力制御装置であって、
前記帯域カウンタ装置は、予め設定された時間内における前記アクセスデータ量が予め設定された前記目標帯域を超えている場合に前記リードトランザクションの前記半導体メモリ装置への出力を保留する、
入出力制御装置。
【請求項６】
請求項４に記載の入出力制御装置であって、
前記帯域カウンタ装置の前記目標帯域を生成する目標帯域生成装置（２６０）をさらに備え、
前記目標帯域生成装置は、
前記半導体メモリ装置が備える複数のバンクと同数設けられ、互いに異なる前記バンクを対象として、各前記バンクにおいて同じページに対して連続して発行された前記リードトランザクションのデータ量の合計値であるバンクアクセスデータ量をそれぞれカウントする複数のバンクアクセスカウンタ装置（２６１、２６２）と、
各前記バンクアクセスカウンタ装置によりカウントされた前記バンクアクセスデータ量の平均値を算出し、算出された前記平均値と前記目標帯域との関係を示す予め設定されたテーブルを利用して前記目標帯域を設定する帯域設定部（２６３）と、
を備え、
各前記バンクアクセスカウンタ装置は、各前記バンクにおいて、受信した前記リードトランザクションのアクセス対象である今回アクセスページと、前回出力した前記リードトランザクションのアクセス対象である前回アクセスページと、が互いに同じである場合には、前記バンクアクセスデータ量に前記リードトランザクションのデータ量を加算した値を新たな前記アクセスデータ量とし、前記今回アクセスページと前記前回アクセスページとが互いに異なる場合には前記リードトランザクションのデータ量を新たな前記バンクアクセスデータ量とする、
入出力制御装置。
【請求項７】
請求項６に記載の入出力制御装置であって、
前記テーブルは、前記平均値が大きくなるほど前記目標帯域が大きくなるように設定されている、
入出力制御装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、入出力制御装置に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
従来、電子回路の開発において、電子回路の性能および機能の検証のために、ＦＰＧＡ（Field Programmable Gate Array）に検証対象の電子回路を実装して検証を行う技術が知られている。かかる検証方法によれば、ソフトウェアによる検証と比較して短時間での検証が可能である。
【先行技術文献】
【非特許文献】
【０００３】
［令和４年８月３０日検索］、インターネット＜URL：https://www.synopsys.com/ja-jp/verification/prototyping.html＞
［令和４年８月３０日検索］、インターネット＜URL：https://www.synopsys.com/ja-jp/verification/emulation.html＞
【発明の概要】
【発明が解決しようとする課題】
【０００４】
検証対象の電子回路が大量のメモリを必要とする場合にはＦＰＧＡにＤＲＡＭ（Dynamic Random Access Memory）を接続して検証を行うことがある。しかしながら、ＤＲＡＭの動作周波数は、ＦＰＧＡの動作周波数に比べて大幅に高速であるため、電子回路の性能を正しく検証できないという問題がある。また、ＤＲＡＭよりも動作周波数の遅いＳＲＡＭ（Static Random Access Memory）を用いて検証を行う手法も存在するが、ＳＲＡＭはＤＲＡＭに比べて単価が高く、検証コストが増大するという問題がある。
【課題を解決するための手段】
【０００５】
本開示は、以下の形態として実現することが可能である。
【０００６】
本開示の一形態によれば、入出力制御装置（２００）が提供される。この入出力制御装置は、検証回路（１００）と半導体メモリ装置（３２０）との間に接続され、データの入出力を制御する入出力制御装置であって、前記半導体メモリ装置に対するデータの読み出しを要求するリードトランザクションを前記検証回路から入力し、前記リードトランザクションに対応して前記半導体メモリ装置から受信するリードレスポンスを前記検証回路に出力するための第１ポート（２１０）と、前記リードトランザクションを前記半導体メモリ装置に出力し、前記リードトランザクションに対応して前記半導体メモリ装置から出力される前記リードレスポンスを受信するための第２ポート（２４０）と、前記リードトランザクションの前記半導体メモリ装置への出力と、前記リードレスポンスの前記検証回路への出力と、のうちの少なくとも一方を遅延させるためのバッファ装置（２５０）と、を備える。
【０００７】
この形態の入出力制御装置によれば、リードトランザクションの半導体メモリ装置への出力と、リードレスポンスの検証回路への出力と、のうちの少なくとも一方を遅延させるので、検証回路の動作周波数と半導体メモリ装置の動作周波数との差異を抑制し、検証回路の性能検証の精度低下を抑制できる。
【図面の簡単な説明】
【０００８】
第１実施形態の入出力制御装置の概略構成を示すブロック図である。
第１実施形態のトランザクション出力処理の手順を示すフローチャートである。
本実施形態のレスポンス出力処理の手順を示すフローチャートである。
第２実施形態の入出力制御装置の概略構成を示すブロック図である。
第２実施形態のトランザクション出力処理の手順を示すフローチャートである。
第２実施形態の目標帯域設定処理の手順を示すフローチャートである。
バンクアクセスデータ量の平均値と目標帯域との関係の一例を示す説明図である。
【発明を実施するための形態】
【０００９】
Ａ．第１実施形態：
Ａ－１．装置構成：
図１に示すように、入出力制御装置２００は、検証回路１００とメモリシステム３００との間に接続され、検証回路１００とメモリシステム３００とのデータの入出力を制御する。より具体的には、入出力制御装置２００は、検証回路１００からメモリシステム３００へのリードトランザクションの出力と、メモリシステム３００から検証回路１００へのリードレスポンスの出力とを、それぞれ予め設定されたサイクル数遅延させる。
【００１０】
本実施形態では、検証回路１００はＦＰＧＡ（Field Programmable Gate Array）により実現され、演算装置１１０とバス１２０とを備える。演算装置１１０は、バス１２０を介して入出力制御装置２００と互いに接続され、メモリシステム３００に対するデータアクセスを要求するトランザクションを入出力制御装置２００へ出力する。以下の説明において、メモリシステム３００からのデータの読み出しを要求するトランザクションを「リードトランザクション」と呼ぶ。本実施形態では、演算装置１１０から出力されるリードトランザクションは、ＩＤ、データ量およびアクセス対象のアドレスを少なくとも有する。
（【００１１】以降は省略されています）

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