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公開番号2024052863
公報種別公開特許公報(A)
公開日2024-04-12
出願番号2024027944,2021165009
出願日2024-02-27,2019-06-24
発明の名称半導体装置および機器
出願人キヤノン株式会社
代理人個人,個人,個人,個人,個人
主分類H01L 21/82 20060101AFI20240405BHJP(基本的電気素子)
要約【課題】半導体装置の価値を高めるうえで有利な技術を提供する。
【解決手段】セルアレイ1234および複数の配線を有する第1半導体部品と、セルアレイ1234を有する半導体部品101に接続された複数のパッドを有する半導体部品201と、を備え、セル1およびセル2に接続された行配線11に接続された行パッド41、セル3およびセル4に接続された行配線12に接続された行パッド42、および、セル1およびセル3に接続された列配線21に接続された列パッド43は、行パッド41と列パッド43とを結ぶ直線が、行パッド42と列パッド43とを結ぶ直線に交差するように配置されている。
【選択図】図1
特許請求の範囲【請求項１】
セルアレイおよび複数の配線を有する第１半導体部品と、
前記第１半導体部品に接続された複数のパッドを有する第２半導体部品と、を備え、
前記第１半導体部品と前記第２半導体部品とが重なる半導体装置であって、
前記セルアレイは第１方向および前記第１方向に交差する第２方向に配列された複数のセルを含み、
前記複数のパッドは、前記セルアレイに重なるように、前記第１方向および前記第２方向に沿った平面内に配され、
前記複数のセルは、
第１セルと、
前記第１方向において前記第１セルに並ぶ第２セルと、
前記第２方向において前記第１セルに並ぶ第３セルと、
前記第１方向において前記第３セルに並び、かつ、前記第２方向において前記第２セルに並ぶ第４セルと、
を含み、
前記複数の配線は、
前記第１セルおよび前記第２セルに接続された第１配線と、
前記第３セルおよび前記第４セルに接続された第２配線と、
前記第１セルおよび前記第３セルに接続された第３配線と、
を含み、
前記複数のパッドは、
前記第１配線に接続された第１パッドと、
前記第２配線に接続された第２パッドと、
前記第３配線に接続された第３パッドと、
を含み、
前記第１パッド、前記第２パッドおよび前記第３パッドは、前記第１パッドと前記第３パッドとを結ぶ直線が、前記第２パッドと前記第３パッドとを結ぶ直線に交差するように、配置されていることを特徴とする半導体装置。
続きを表示（約 2,700 文字）【請求項２】
前記複数の配線は、前記第２セルおよび前記第２方向において前記第２セルに並ぶセルに接続された第４配線を含み、
前記複数のパッドは、前記第４配線に接続された第４パッドを含み、
前記第１パッド、前記第２パッド、前記第３パッドおよび前記第４パッドは、前記第１パッドと前記第２パッドとを結ぶ直線が、前記第３パッドと前記第４パッドとの間を通過するように、および／または、前記第３パッドと前記第４パッドとを結ぶ直線が、前記第１パッドと前記第２パッドとの間を通過するように、配置されている、請求項１に記載の半導体装置。
【請求項３】
前記複数のセルは、
前記第２方向において前記第１セルおよび前記第３セルに並ぶ第５セルと、
前記第１方向において前記第５セルに並び、かつ、前記第２方向において前記第２セルおよび前記第４セルに並ぶ第６セルと、を含み、
前記複数の配線は、前記第５セルおよび前記第６セルに接続された第５配線を含み、
前記複数のパッドは、前記第５配線に接続された第５パッドを含み、
前記第１パッド、前記第２パッド、前記第３パッドおよび前記第５パッドは、前記第１パッドと前記第２パッドとを結ぶ直線が、前記第３パッドと前記第５パッドとを結ぶ直線に交差するように配置されている、請求項１または２に記載の半導体装置。
【請求項４】
前記複数のセルは、
前記第２方向において前記第１セルおよび前記第３セルに並ぶ第５セルと、
前記第１方向において前記第５セルに並び、かつ、前記第２方向において前記第２セルおよび前記第４セルに並ぶ第６セルと、を含み、
前記複数の配線は、前記第５セルおよび前記第６セルに接続された第５配線を含み、
前記複数のパッドは、前記第５配線に接続された第５パッドを含み、
前記第２パッドと前記第５パッドとを結ぶ直線が、前記第１パッドと前記第２パッドとを結ぶ前記直線に交差する、請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記複数のセルは、
前記第２方向において前記第１セルおよび前記第３セルに並ぶ第５セルと、
前記第１方向において前記第５セルに並び、かつ、前記第２方向において前記第２セルおよび前記第４セルに並ぶ第６セルと、を含み、
前記複数の配線は、前記第５セルおよび前記第６セルに接続された第５配線を含み、
前記複数のパッドは、前記第５配線に接続された第５パッドを含み、
前記第１パッドと前記第５パッドとの間に前記第２パッドが位置する、請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項６】
前記複数の配線は、
前記第１セルに含まれる第１半導体素子および前記第２セルに含まれる第２半導体素子に接続された第１信号線と、
前記第１セルに含まれる第３半導体素子および前記第２セルに含まれる第４半導体素子に接続された第２信号線と、
を含み、
前記複数のパッドは、
前記第１信号線に接続された第１接続パッドと、
前記第２信号線に接続された第２接続パッドと、
を含み、
前記第１配線は前記第１信号線または前記第２信号線であり、
前記第１パッドは前記第１接続パッドまたは前記第２接続パッドであり、
前記第１接続パッドと前記第２接続パッドとの間に前記第４パッドが位置する、
請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記複数の配線は、
前記第１セルに含まれる第１半導体素子および前記第２セルに含まれる第２半導体素子に接続された第１信号線と、
前記第１セルに含まれる第３半導体素子および前記第２セルに含まれる第４半導体素子に接続された第２信号線と、
を含み、
前記複数のパッドは、
前記第１信号線に接続された第１接続パッドと、
前記第２信号線に接続された第２接続パッドと、
を含み、
前記第１配線は前記第１信号線または前記第２信号線であり、
前記第１パッドは前記第１接続パッドまたは前記第２接続パッドであり、
前記第３パッドと前記第２接続パッドとの間に前記第１接続パッドが位置する、
請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項８】
前記複数の配線は、前記第１セルに含まれる半導体素子および前記第２セルに含まれる半導体素子に接続された第３信号線を含み、
前記複数のパッドは、前記第３信号線に接続された第３接続パッドを含み、
前記第１接続パッドと前記第３接続パッドとの間に前記第２接続パッドが位置する、請求項６または７に記載の半導体装置。
【請求項９】
前記複数のセルは、
前記第２方向において前記第３セルに並ぶ第５セルと、
前記第１方向において前記第５セルに並び、前記第２方向において前記第４セルに並ぶ第６セルと、
前記第２方向において前記第５セルに並ぶ第７セルと、
前記第１方向において前記第７セルに並び、前記第２方向において前記第６セルに並ぶ第８セルと、
を含み、
前記複数の配線は、
前記第５セルおよび前記第６セルに接続された第５配線と、
前記第７セルおよび前記第８セルに接続された第６配線と、
前記第５セルおよび前記第７セルに接続された第７配線と、
を含み、
前記複数のパッドは、
前記第５配線に接続された第５パッドと、
前記第６配線に接続された第６パッドと、
前記第７配線に接続された第７パッドと、
を含む、
請求項１乃至８のいずれか１項に記載の半導体装置。
【請求項１０】
前記第３パッドと前記第７パッドとを結ぶ直線を第１直線として、
前記第１直線と前記第１パッドとの間の距離を第１距離として、
前記第１直線と前記第２パッドとの間の距離を第２距離として、
前記第１距離と前記第２距離との差は、前記第１パッドと前記第２パッドとの間の距離よりも小さい、請求項９に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、複数の半導体部品を備える半導体装置に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
セルアレイを有する半導体部品に他の半導体部品を重ねて、他の半導体部品をセルアレイへ電気的に接続することで、半導体装置の性能を向上させたり、半導体装置を小型化したり、半導体装置の集積度を向上したりすることができる。
【０００３】
特許文献１には、複数の画素が形成された第１のチップと、複数の画素駆動回路が形成され、第１のチップに積層された第２のチップとを接続パッドを介して電気的に接続した固体撮像装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
特開２０１０－２２５９２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１では接続パッドの配置について検討が不十分であり、チップ間の配線の特性の向上や歩留まりの向上の余地がある。そこで本発明は半導体装置の価値を高めるうえで有利な技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するための手段は、セルアレイおよび複数の配線を有する第１半導体部品と、前記第１半導体部品に接続された複数のパッドを有する第２半導体部品と、を備え、前記第１半導体部品と前記第２半導体部品とが重なる半導体装置であって、前記セルアレイは第１方向および前記第１方向に交差する第２方向に配列された複数のセルを含み、前記複数のパッドは、前記セルアレイに重なるように、前記第１方向および前記第２方向に沿った平面内に配され、前記複数のセルは、第１セルと、前記第１方向において前記第１セルに並ぶ第２セルと、前記第２方向において前記第１セルに並ぶ第３セルと、前記第１方向において前記第３セルに並び、かつ、前記第２方向において前記第２セルに並ぶ第４セルと、を含み、前記複数の配線は、前記第１セルおよび前記第２セルに接続された第１配線と、前記第３セルおよび前記第４セルに接続された第２配線と、前記第１セルおよび前記第３セルに接続された第３配線と、を含み、前記複数のパッドは、前記第１配線に接続された第１パッドと、前記第２配線に接続された第２パッドと、前記第３配線に接続された第３パッドと、を含み、前記第１パッド、前記第２パッドおよび前記第３パッドは、前記第１パッドと前記第３パッドとを結ぶ直線が、前記第２パッドと前記第３パッドとを結ぶ直線に交差するように、配置されていることを特徴とする。
【０００７】
また、上記課題を解決するための手段は、セルアレイおよび複数の配線を有する第１半導体部品と、前記第１半導体部品に接続されたパッドアレイを有する第２半導体部品と、を備え、前記第１半導体部品と前記第２半導体部品とが重なる半導体装置であって、前記セルアレイは行列状に配列された複数のセルを含み、前記パッドアレイは、前記セルアレイに重なるように、行列状に配列された複数のパッドを含み、前記複数の配線は、各々が前記セルアレイの同じセル行の２つ以上のセルへ接続され、夫々が前記セルアレイのセル行毎に対応して設けられた複数の行配線と、各々が前記セルアレイの同じセル列の２つ以上のセルへ接続され、夫々が前記セルアレイのセル列毎に対応して設けられた複数の列配線と、を含み、前記複数の行配線のうちの第１の行配線に接続された第１の行パッドと、前記複数の行配線のうちの第２の行配線に接続された第２の行パッドと、は前記パッドアレイの別々のパッド列に配置されていることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、半導体装置の価値を高めるうえで有利な技術を提供することができる。
【図面の簡単な説明】
【０００９】
半導体装置を説明する模式図。
半導体装置を説明する模式図。
半導体装置を説明する模式図。
半導体装置を説明する模式図。
半導体装置の実施例を説明する模式図。
半導体装置の実施例１を説明する模式図。
半導体装置の実施例２を説明する模式図。
半導体装置の実施例３を説明する模式図。
半導体装置の実施例４を説明する模式図。
半導体装置の実施例５を説明する模式図。
半導体装置および機器を説明する模式図。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。
（【００１１】以降は省略されています）

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