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公開番号2024052863
公報種別公開特許公報(A)
公開日2024-04-12
出願番号2024027944,2021165009
出願日2024-02-27,2019-06-24
発明の名称半導体装置および機器
出願人キヤノン株式会社
代理人個人,個人,個人,個人,個人
主分類H01L 21/82 20060101AFI20240405BHJP(基本的電気素子)
要約【課題】 半導体装置の価値を高めるうえで有利な技術を提供する。
【解決手段】 セルアレイ1234および複数の配線を有する第1半導体部品と、セルアレイ1234を有する半導体部品101に接続された複数のパッドを有する半導体部品201と、を備え、セル1およびセル2に接続された行配線11に接続された行パッド41、セル3およびセル4に接続された行配線12に接続された行パッド42、および、セル1およびセル3に接続された列配線21に接続された列パッド43は、行パッド41と列パッド43とを結ぶ直線が、行パッド42と列パッド43とを結ぶ直線に交差するように配置されている。
【選択図】 図1
特許請求の範囲【請求項1】
セルアレイおよび複数の配線を有する第1半導体部品と、
前記第1半導体部品に接続された複数のパッドを有する第2半導体部品と、を備え、
前記第1半導体部品と前記第2半導体部品とが重なる半導体装置であって、
前記セルアレイは第1方向および前記第1方向に交差する第2方向に配列された複数のセルを含み、
前記複数のパッドは、前記セルアレイに重なるように、前記第1方向および前記第2方向に沿った平面内に配され、
前記複数のセルは、
第1セルと、
前記第1方向において前記第1セルに並ぶ第2セルと、
前記第2方向において前記第1セルに並ぶ第3セルと、
前記第1方向において前記第3セルに並び、かつ、前記第2方向において前記第2セルに並ぶ第4セルと、
を含み、
前記複数の配線は、
前記第1セルおよび前記第2セルに接続された第1配線と、
前記第3セルおよび前記第4セルに接続された第2配線と、
前記第1セルおよび前記第3セルに接続された第3配線と、
を含み、
前記複数のパッドは、
前記第1配線に接続された第1パッドと、
前記第2配線に接続された第2パッドと、
前記第3配線に接続された第3パッドと、
を含み、
前記第1パッド、前記第2パッドおよび前記第3パッドは、前記第1パッドと前記第3パッドとを結ぶ直線が、前記第2パッドと前記第3パッドとを結ぶ直線に交差するように、配置されていることを特徴とする半導体装置。
続きを表示(約 2,700 文字)【請求項2】
前記複数の配線は、前記第2セルおよび前記第2方向において前記第2セルに並ぶセルに接続された第4配線を含み、
前記複数のパッドは、前記第4配線に接続された第4パッドを含み、
前記第1パッド、前記第2パッド、前記第3パッドおよび前記第4パッドは、前記第1パッドと前記第2パッドとを結ぶ直線が、前記第3パッドと前記第4パッドとの間を通過するように、および/または、前記第3パッドと前記第4パッドとを結ぶ直線が、前記第1パッドと前記第2パッドとの間を通過するように、配置されている、請求項1に記載の半導体装置。
【請求項3】
前記複数のセルは、
前記第2方向において前記第1セルおよび前記第3セルに並ぶ第5セルと、
前記第1方向において前記第5セルに並び、かつ、前記第2方向において前記第2セルおよび前記第4セルに並ぶ第6セルと、を含み、
前記複数の配線は、前記第5セルおよび前記第6セルに接続された第5配線を含み、
前記複数のパッドは、前記第5配線に接続された第5パッドを含み、
前記第1パッド、前記第2パッド、前記第3パッドおよび前記第5パッドは、前記第1パッドと前記第2パッドとを結ぶ直線が、前記第3パッドと前記第5パッドとを結ぶ直線に交差するように配置されている、請求項1または2に記載の半導体装置。
【請求項4】
前記複数のセルは、
前記第2方向において前記第1セルおよび前記第3セルに並ぶ第5セルと、
前記第1方向において前記第5セルに並び、かつ、前記第2方向において前記第2セルおよび前記第4セルに並ぶ第6セルと、を含み、
前記複数の配線は、前記第5セルおよび前記第6セルに接続された第5配線を含み、
前記複数のパッドは、前記第5配線に接続された第5パッドを含み、
前記第2パッドと前記第5パッドとを結ぶ直線が、前記第1パッドと前記第2パッドとを結ぶ前記直線に交差する、請求項1乃至3のいずれか1項に記載の半導体装置。
【請求項5】
前記複数のセルは、
前記第2方向において前記第1セルおよび前記第3セルに並ぶ第5セルと、
前記第1方向において前記第5セルに並び、かつ、前記第2方向において前記第2セルおよび前記第4セルに並ぶ第6セルと、を含み、
前記複数の配線は、前記第5セルおよび前記第6セルに接続された第5配線を含み、
前記複数のパッドは、前記第5配線に接続された第5パッドを含み、
前記第1パッドと前記第5パッドとの間に前記第2パッドが位置する、請求項1乃至3のいずれか1項に記載の半導体装置。
【請求項6】
前記複数の配線は、
前記第1セルに含まれる第1半導体素子および前記第2セルに含まれる第2半導体素子に接続された第1信号線と、
前記第1セルに含まれる第3半導体素子および前記第2セルに含まれる第4半導体素子に接続された第2信号線と、
を含み、
前記複数のパッドは、
前記第1信号線に接続された第1接続パッドと、
前記第2信号線に接続された第2接続パッドと、
を含み、
前記第1配線は前記第1信号線または前記第2信号線であり、
前記第1パッドは前記第1接続パッドまたは前記第2接続パッドであり、
前記第1接続パッドと前記第2接続パッドとの間に前記第4パッドが位置する、
請求項1乃至5のいずれか1項に記載の半導体装置。
【請求項7】
前記複数の配線は、
前記第1セルに含まれる第1半導体素子および前記第2セルに含まれる第2半導体素子に接続された第1信号線と、
前記第1セルに含まれる第3半導体素子および前記第2セルに含まれる第4半導体素子に接続された第2信号線と、
を含み、
前記複数のパッドは、
前記第1信号線に接続された第1接続パッドと、
前記第2信号線に接続された第2接続パッドと、
を含み、
前記第1配線は前記第1信号線または前記第2信号線であり、
前記第1パッドは前記第1接続パッドまたは前記第2接続パッドであり、
前記第3パッドと前記第2接続パッドとの間に前記第1接続パッドが位置する、
請求項1乃至5のいずれか1項に記載の半導体装置。
【請求項8】
前記複数の配線は、前記第1セルに含まれる半導体素子および前記第2セルに含まれる半導体素子に接続された第3信号線を含み、
前記複数のパッドは、前記第3信号線に接続された第3接続パッドを含み、
前記第1接続パッドと前記第3接続パッドとの間に前記第2接続パッドが位置する、請求項6または7に記載の半導体装置。
【請求項9】
前記複数のセルは、
前記第2方向において前記第3セルに並ぶ第5セルと、
前記第1方向において前記第5セルに並び、前記第2方向において前記第4セルに並ぶ第6セルと、
前記第2方向において前記第5セルに並ぶ第7セルと、
前記第1方向において前記第7セルに並び、前記第2方向において前記第6セルに並ぶ第8セルと、
を含み、
前記複数の配線は、
前記第5セルおよび前記第6セルに接続された第5配線と、
前記第7セルおよび前記第8セルに接続された第6配線と、
前記第5セルおよび前記第7セルに接続された第7配線と、
を含み、
前記複数のパッドは、
前記第5配線に接続された第5パッドと、
前記第6配線に接続された第6パッドと、
前記第7配線に接続された第7パッドと、
を含む、
請求項1乃至8のいずれか1項に記載の半導体装置。
【請求項10】
前記第3パッドと前記第7パッドとを結ぶ直線を第1直線として、
前記第1直線と前記第1パッドとの間の距離を第1距離として、
前記第1直線と前記第2パッドとの間の距離を第2距離として、
前記第1距離と前記第2距離との差は、前記第1パッドと前記第2パッドとの間の距離よりも小さい、請求項9に記載の半導体装置。
(【請求項11】以降は省略されています)

発明の詳細な説明【技術分野】
【0001】
本発明は、複数の半導体部品を備える半導体装置に関する。
続きを表示(約 2,000 文字)【背景技術】
【0002】
セルアレイを有する半導体部品に他の半導体部品を重ねて、他の半導体部品をセルアレイへ電気的に接続することで、半導体装置の性能を向上させたり、半導体装置を小型化したり、半導体装置の集積度を向上したりすることができる。
【0003】
特許文献1には、複数の画素が形成された第1のチップと、複数の画素駆動回路が形成され、第1のチップに積層された第2のチップとを接続パッドを介して電気的に接続した固体撮像装置が開示されている。
【先行技術文献】
【特許文献】
【0004】
特開2010-225927号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
特許文献1では接続パッドの配置について検討が不十分であり、チップ間の配線の特性の向上や歩留まりの向上の余地がある。そこで本発明は半導体装置の価値を高めるうえで有利な技術を提供することを目的とする。
【課題を解決するための手段】
【0006】
上記課題を解決するための手段は、セルアレイおよび複数の配線を有する第1半導体部品と、前記第1半導体部品に接続された複数のパッドを有する第2半導体部品と、を備え、前記第1半導体部品と前記第2半導体部品とが重なる半導体装置であって、前記セルアレイは第1方向および前記第1方向に交差する第2方向に配列された複数のセルを含み、前記複数のパッドは、前記セルアレイに重なるように、前記第1方向および前記第2方向に沿った平面内に配され、前記複数のセルは、第1セルと、前記第1方向において前記第1セルに並ぶ第2セルと、前記第2方向において前記第1セルに並ぶ第3セルと、前記第1方向において前記第3セルに並び、かつ、前記第2方向において前記第2セルに並ぶ第4セルと、を含み、前記複数の配線は、前記第1セルおよび前記第2セルに接続された第1配線と、前記第3セルおよび前記第4セルに接続された第2配線と、前記第1セルおよび前記第3セルに接続された第3配線と、を含み、前記複数のパッドは、前記第1配線に接続された第1パッドと、前記第2配線に接続された第2パッドと、前記第3配線に接続された第3パッドと、を含み、前記第1パッド、前記第2パッドおよび前記第3パッドは、前記第1パッドと前記第3パッドとを結ぶ直線が、前記第2パッドと前記第3パッドとを結ぶ直線に交差するように、配置されていることを特徴とする。
【0007】
また、上記課題を解決するための手段は、セルアレイおよび複数の配線を有する第1半導体部品と、前記第1半導体部品に接続されたパッドアレイを有する第2半導体部品と、を備え、前記第1半導体部品と前記第2半導体部品とが重なる半導体装置であって、前記セルアレイは行列状に配列された複数のセルを含み、前記パッドアレイは、前記セルアレイに重なるように、行列状に配列された複数のパッドを含み、前記複数の配線は、各々が前記セルアレイの同じセル行の2つ以上のセルへ接続され、夫々が前記セルアレイのセル行毎に対応して設けられた複数の行配線と、各々が前記セルアレイの同じセル列の2つ以上のセルへ接続され、夫々が前記セルアレイのセル列毎に対応して設けられた複数の列配線と、を含み、前記複数の行配線のうちの第1の行配線に接続された第1の行パッドと、前記複数の行配線のうちの第2の行配線に接続された第2の行パッドと、は前記パッドアレイの別々のパッド列に配置されていることを特徴とする。
【発明の効果】
【0008】
本発明によれば、半導体装置の価値を高めるうえで有利な技術を提供することができる。
【図面の簡単な説明】
【0009】
半導体装置を説明する模式図。
半導体装置を説明する模式図。
半導体装置を説明する模式図。
半導体装置を説明する模式図。
半導体装置の実施例を説明する模式図。
半導体装置の実施例1を説明する模式図。
半導体装置の実施例2を説明する模式図。
半導体装置の実施例3を説明する模式図。
半導体装置の実施例4を説明する模式図。
半導体装置の実施例5を説明する模式図。
半導体装置および機器を説明する模式図。
【発明を実施するための形態】
【0010】
以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。
(【0011】以降は省略されています)

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