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公開番号2024052028
公報種別公開特許公報(A)
公開日2024-04-11
出願番号2022158461
出願日2022-09-30
発明の名称半導体装置およびその製造方法
出願人株式会社デンソー
代理人弁理士法人ゆうあい特許事務所
主分類H01L 21/822 20060101AFI20240404BHJP(基本的電気素子)
要約【課題】キャパシタの性能低下を抑制しつつ寄生容量を低減することが可能な半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、基板11と、基板11の一面11a側に配置され、キャパシタ19を構成する、2つの電極21、24および2つの電極21、24の間に配置された誘電体膜22と、を備え、基板11のうちキャパシタ19に対向する対向領域26に、基板11を貫通するトレンチ27が形成されている。対向領域26に基板11を貫通するトレンチ27を形成することにより、電極21と基板11との実効的な対向面積が小さくなるため、寄生容量を低減することができる。また、電極面積等を変える必要がないため、キャパシタ19の性能低下を抑制することができる。
【選択図】図2
特許請求の範囲【請求項1】
キャパシタ(19)を備える半導体装置であって、
基板(11)と、
前記基板の一面(11a)側に配置され、前記キャパシタを構成する、2つの電極(21、24)および前記2つの電極の間に配置された誘電体膜(22、22a、22b)と、を備え、
前記基板のうち前記キャパシタに対向する対向領域(26)に、前記基板を貫通するトレンチ(27)が形成されている半導体装置。
続きを表示(約 1,000 文字)【請求項2】
第1半導体基板(11)と第2半導体基板(12)とが絶縁層(13)を挟んで積層された構成の積層基板(10)を備え、
前記基板は、前記第1半導体基板で構成されており、
前記トレンチは、前記第1半導体基板を貫通して前記絶縁層に到達している請求項1に記載の半導体装置。
【請求項3】
前記トレンチは、前記トレンチと前記2つの電極との間に形成された層間膜(16)によって開口部を覆われており、
前記トレンチの内部には、空間(29)が形成されている請求項1または2に記載の半導体装置。
【請求項4】
前記トレンチは、複数形成されており、
複数の前記トレンチは、前記一面において同心矩形状に開口している請求項1または2に記載の半導体装置。
【請求項5】
前記トレンチは、複数形成されており、
複数の前記トレンチは、前記一面においてストライプ状に開口している請求項1または2に記載の半導体装置。
【請求項6】
前記トレンチは、前記一面において格子状に開口している請求項1または2に記載の半導体装置。
【請求項7】
前記対向領域と、前記基板のうち前記トレンチが形成された領域とは、前記一面に平行な方向における位置および幅が一致している請求項1または2に記載の半導体装置。
【請求項8】
前記対向領域と、前記基板のうち前記トレンチが形成された領域とは、前記一面に平行な方向における幅が異なっている請求項1または2に記載の半導体装置。
【請求項9】
キャパシタ(19)を備える半導体装置であって、
基板(11)と、
前記基板の一面(11a)側に配置され、前記キャパシタを構成する、2つの電極(21、24)および前記2つの電極の間に配置された誘電体膜(22、22a、22b)と、を備え、
前記基板のうち前記キャパシタに対向する対向領域(26)は、前記一面に向かって開口する凹部(11c)によって前記対向領域の外側よりも薄くされており、内部に空間(30)が形成されている半導体装置。
【請求項10】
前記2つの電極は、前記一面に垂直な方向において、前記誘電体膜を挟んで積層されている請求項1、2、9のいずれか1つに記載の半導体装置。
(【請求項11】以降は省略されています)

発明の詳細な説明【技術分野】
【0001】
本発明は、キャパシタを備える半導体装置およびその製造方法に関するものである。
続きを表示(約 1,300 文字)【背景技術】
【0002】
従来、絶縁層と、絶縁層の両側に配置された金属配線層とで構成されたMIM(Metal-Insulator-Metal)構造のキャパシタを備える半導体装置が提案されている(例えば、特許文献1参照)。具体的には、この半導体装置は、ダイオードやトランジスタ等の半導体素子が形成された基板を備えており、この基板上に、上部電極および下部電極が絶縁層を挟んで積層されることによってキャパシタが構成されている。
【0003】
このような構成の半導体装置では、キャパシタの下部電極と基板との間に寄生容量が発生する。この寄生容量の大きさに比例して消費電力が大きくなるため、半導体装置の低消費電力化のためには、寄生容量を低減する必要がある。
【0004】
例えば、電極面積を小さくして、電極と基板との対向面積を小さくすることにより、寄生容量を低減することができる。また、下部電極を上層に移動させて基板から離すことにより、寄生容量を低減することができる。
【先行技術文献】
【特許文献】
【0005】
特開2019-186407号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、これらの方法では、キャパシタの性能が低下するおそれがある。具体的には、電極面積を小さくすると、キャパシタの容量が低下する。また、下部電極を上層に移動させると、半導体装置の体格増加を抑制するためには電極間距離を小さくすることになり、電極間の絶縁性が低下する。
【0007】
本発明は上記点に鑑みて、キャパシタの性能低下を抑制しつつ寄生容量を低減することが可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0008】
上記目的を達成するため、請求項1に記載の発明では、キャパシタ(19)を備える半導体装置であって、基板(11)と、基板の一面(11a)側に配置され、キャパシタを構成する、2つの電極(21、24)および2つの電極の間に配置された誘電体膜(22、22a、22b)と、を備え、基板のうちキャパシタに対向する対向領域(26)に、基板を貫通するトレンチ(27)が形成されている。
【0009】
このように、基板のうちキャパシタに対向する対向領域に基板を貫通するトレンチを形成することにより、電極と基板との実効的な対向面積が小さくなるため、寄生容量を低減することができる。また、電極面積等を変える必要がないため、キャパシタの性能低下を抑制することができる。
【0010】
また、請求項9に記載の発明では、キャパシタ(19)を備える半導体装置であって、基板(11)と、基板の一面(11a)側に配置され、キャパシタを構成する、2つの電極(21、24)および2つの電極の間に配置された誘電体膜(22、22a、22b)と、を備え、基板のうちキャパシタに対向する対向領域(26)は、一面に向かって開口する凹部(11c)によって対向領域の外側よりも薄くされており、内部に空間(30)が形成されている。
(【0011】以降は省略されています)

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