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公開番号2024042934
公報種別公開特許公報(A)
公開日2024-03-29
出願番号2022147859
出願日2022-09-16
発明の名称半導体装置
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人iX
主分類H03K 17/16 20060101AFI20240322BHJP(基本電子回路)
要約【課題】出力段素子のスイッチング速度を適切に調整することができる半導体装置を提供する。
【解決手段】実施形態の半導体装置は、第1トランジスタと、第2トランジスタを含む第1駆動回路と、第3トランジスタを含む第2駆動回路と、を備える。第2トランジスタおよび第3トランジスタは、直列に接続され、その接続ノードが第1トランジスタのゲート電極に接続される。前記第1トランジスタ、前記第2トランジスタおよび前記第3トランジスタは、GaNを含む第1基板に形成されたノーマリーオフ形のMOS形のHEMTである。前記第1駆動回路は、前記第1トランジスタの寄生容量を充電する。前記第2駆動回路は、前記第1トランジスタの寄生容量を放電する。
【選択図】図1
特許請求の範囲【請求項１】
ドレイン電極パッドに接続された第１ドレイン電極と、ソース電極パッドに接続された第１ソース電極と、を含む第１トランジスタと、
前記第１ソース電極パッドに接続され、基準となる第１電圧が入力される第１電極パッドと、前記第１電圧よりも高い第２電圧が入力される第２電極パッドとの間に接続され、前記第２電極パッドに電気的に接続された第２ドレイン電極と、前記第１トランジスタの第１ゲート電極に接続された第２ソース電極と、を有する第２トランジスタを含む第１駆動回路と、
前記第２トランジスタと前記第１電極との間に接続され、前記第１ゲート電極に接続された第３ドレイン電極と、前記ソース電極パッドに接続された第３ソース電極と、を有する第３トランジスタを含む第２駆動回路と、
を備え、
前記第１トランジスタ、前記第２トランジスタおよび前記第３トランジスタは、ＧａＮを含む第１基板に形成され、
前記第１駆動回路は、前記第１トランジスタの寄生容量を充電し、
前記第２駆動回路は、前記第１トランジスタの寄生容量を放電する半導体装置。
続きを表示（約 1,400 文字）【請求項２】
前記第１駆動回路は、前記第２トランジスタの第２ゲート電極と前記第１電極パッドとの間に接続された第４トランジスタを含み、
前記第２駆動回路は、
前記第３トランジスタとカレントミラーを構成するように設けられた第５トランジスタと、
前記第５トランジスタに可変可能に設定された電流値を有する電流を出力する定電流源と、
を含む請求項１記載の半導体装置。
【請求項３】
前記第１駆動回路は、
前記第２ドレイン電極に接続された第６トランジスタと、
前記第６トランジスタとカレントミラーを構成するように設けられた第７トランジスタと、
前記第７トランジスタに可変可能に設定された電流値を有する電流を出力する定電流回路と、
を含む請求項２記載の半導体装置。
【請求項４】
前記第５トランジスタは、前記第１基板に形成され、
前記第６トランジスタおよび前記第７トランジスタは、Ｓｉを含む第２基板に形成された請求項３記載の半導体装置。
【請求項５】
前記第１駆動回路は、並列に接続された複数の前記第２トランジスタを含み、
前記複数の第２トランジスタから１つ以上の前記第２トランジスタを選択的に駆動する第１制御回路をさらに備えた請求項１記載の半導体装置。
【請求項６】
前記第２駆動回路は、並列に接続された複数の前記第３トランジスタを含み、
前記複数の第３トランジスタから１つ以上の前記第３トランジスタを選択的に駆動する第２制御回路をさらに備えた請求項１記載の半導体装置。
【請求項７】
前記第１駆動回路は、電流値を設定可能な第１駆動電流を前記第１ゲート電極に出力し、
前記第２駆動回路は、電流値を設定可能な第２駆動電流を前記第１ゲート電極に出力する請求項１記載の半導体装置。
【請求項８】
前記第１トランジスタ、前記第２トランジスタおよび前記第３トランジスタは、ノーマリーオフ形のＭＯＳ形のＨＥＭＴである請求項１～７のいずれか１つに記載の半導体装置。
【請求項９】
ドレイン電極パッドに接続された第１ドレイン電極と、基準となる第１電圧が印加されるソース電極パッドに接続された第１ソース電極と、を含む第１トランジスタと、
前記第１電圧よりも高い第２電圧が入力される電源電極パッドと前記ソース電極パッドとの間に接続され、前記電源電極パッドに電気的に接続された第２ドレイン電極と、前記第１トランジスタの第１ゲート電極に接続された第２ソース電極と、を有する第２トランジスタを含む第１駆動回路と、
前記第２トランジスタと前記ソース電極パッドとの間に接続され、前記第１ゲート電極に接続された第３ドレイン電極と、前記ソース電極パッドに接続された第３ソース電極と、を有する第３トランジスタと、
を備え、
前記第１トランジスタ、前記第２トランジスタおよび前記第３トランジスタは、ＧａＮを含む第１基板に形成されたノーマリーオフ形のＭＯＳ形のＨＥＭＴであり、
前記第１駆動回路は、可変可能に設定された第１駆動電流を前記第１ゲート電極に出力して前記第１トランジスタの寄生容量を充電する半導体装置。
【請求項１０】
前記第２トランジスタは、第１接続ワイヤを介して、前記第６トランジスタに接続された請求項４記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
実施形態は、半導体装置に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
ＧａＮ等の窒化物半導体のヘテロ接合を有する窒化物半導体装置は、Ｓｉを用いた半導体装置に比べ、高耐圧、低抵抗、高速動作を実現することができる。
【０００３】
このような高速スイッチング素子を駆動する回路は、配線の寄生インダクタンスの影響等を抑えるために、出力段素子と同じチップ内に形成されることが望ましい。一方で、出力段素子と駆動回路とを同一チップに形成した場合に、出力段素子のターンオン時間やターンオフ時間を調整することできないと、実際の応用が困難なことがある。
【先行技術文献】
【特許文献】
【０００４】
特許第５２８５１０３号公報
特許第５７９１１９３号公報
特許第４９５４２９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態の目的は、出力段素子のスイッチング速度を適切に調整することができる半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体装置は、ドレイン電極パッドに接続された第１ドレイン電極と、ソース電極パッドに接続された第１ソース電極と、を含む第１トランジスタと、前記第１ソース電極パッドに接続され、基準となる第１電圧が入力される第１電極パッドと、前記第１電圧よりも高い第２電圧が入力される第２電極パッドとの間に接続され、前記第２電極パッドに電気的に接続された第２ドレイン電極と、前記第１トランジスタの第１ゲート電極に接続された第２ソース電極と、を有する第２トランジスタを含む第１駆動回路と、前記第２トランジスタと前記第１電極との間に接続され、前記第１ゲート電極に接続された第３ドレイン電極と、前記ソース電極パッドに接続された第３ソース電極と、を有する第３トランジスタを含む第２駆動回路と、を備える。前記第１トランジスタ、前記第２トランジスタおよび前記第３トランジスタは、ＧａＮを含む第１基板に形成される。前記第１駆動回路は、前記第１トランジスタの寄生容量を充電する。前記第２駆動回路は、前記第１トランジスタの寄生容量を放電する。
【図面の簡単な説明】
【０００７】
図１は、第１の実施形態に係る半導体装置を例示する回路図である。
図２は、第１の実施形態に係る半導体装置を例示する模式図である。
図３は、第２の実施形態に係る半導体装置を例示する回路図である。
図４は、第３の実施形態に係る半導体装置を例示する回路図である。
図５は、第３の実施形態に係る半導体装置を例示する模式図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、本発明の実施形態について説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して詳細な説明を適宜省略する。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置を例示する回路図である。
図１に示すように、本実施形態に係る半導体装置１００は、第１トランジスタ１０と、第２トランジスタ２０と、第３トランジスタ３０と、第４トランジスタ４０と、第５トランジスタ５０と、を備える。第３トランジスタ３０および第５トランジスタ５０は、カレントミラーを構成する。カレントミラーには、調整可能な抵抗値の抵抗器７２が接続される。第１トランジスタ１０、第２トランジスタ２０、第３トランジスタ３０、第４トランジスタ４０および第５トランジスタ５０は、窒化物半導体を含み、ｎチャネルである。
【００１０】
第１トランジスタ１０、第２トランジスタ２０、第３トランジスタ３０、第４トランジスタ４０および第５トランジスタ５０は、いずれもノーマリーオフ形のＨＥＭＴである。ノーマリーオフ形のＨＥＭＴは、ソース電極に対して正の電圧値となるしきい値を有する。ノーマリーオフ形のＨＥＭＴは、しきい値を超える電圧をゲート－ソース間に印加することによって、ドレイン電極とソース電極との間に形成されるチャネルが導通して電流が流れる。ノーマリーオフ形のＨＥＭＴは、しきい値電圧以下の電圧をゲート－ソース間に印加することによって、ドレイン電極とソース電極との間のチャネルが消失し、ドレイン電極とソース電極との間に流れる電流が遮断される。
（【００１１】以降は省略されています）

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