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公開番号2024042934
公報種別公開特許公報(A)
公開日2024-03-29
出願番号2022147859
出願日2022-09-16
発明の名称半導体装置
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人iX
主分類H03K 17/16 20060101AFI20240322BHJP(基本電子回路)
要約【課題】出力段素子のスイッチング速度を適切に調整することができる半導体装置を提供する。
【解決手段】実施形態の半導体装置は、第1トランジスタと、第2トランジスタを含む第1駆動回路と、第3トランジスタを含む第2駆動回路と、を備える。第2トランジスタおよび第3トランジスタは、直列に接続され、その接続ノードが第1トランジスタのゲート電極に接続される。前記第1トランジスタ、前記第2トランジスタおよび前記第3トランジスタは、GaNを含む第1基板に形成されたノーマリーオフ形のMOS形のHEMTである。前記第1駆動回路は、前記第1トランジスタの寄生容量を充電する。前記第2駆動回路は、前記第1トランジスタの寄生容量を放電する。
【選択図】図1
特許請求の範囲【請求項1】
ドレイン電極パッドに接続された第1ドレイン電極と、ソース電極パッドに接続された第1ソース電極と、を含む第1トランジスタと、
前記第1ソース電極パッドに接続され、基準となる第1電圧が入力される第1電極パッドと、前記第1電圧よりも高い第2電圧が入力される第2電極パッドとの間に接続され、前記第2電極パッドに電気的に接続された第2ドレイン電極と、前記第1トランジスタの第1ゲート電極に接続された第2ソース電極と、を有する第2トランジスタを含む第1駆動回路と、
前記第2トランジスタと前記第1電極との間に接続され、前記第1ゲート電極に接続された第3ドレイン電極と、前記ソース電極パッドに接続された第3ソース電極と、を有する第3トランジスタを含む第2駆動回路と、
を備え、
前記第1トランジスタ、前記第2トランジスタおよび前記第3トランジスタは、GaNを含む第1基板に形成され、
前記第1駆動回路は、前記第1トランジスタの寄生容量を充電し、
前記第2駆動回路は、前記第1トランジスタの寄生容量を放電する半導体装置。
続きを表示(約 1,400 文字)【請求項2】
前記第1駆動回路は、前記第2トランジスタの第2ゲート電極と前記第1電極パッドとの間に接続された第4トランジスタを含み、
前記第2駆動回路は、
前記第3トランジスタとカレントミラーを構成するように設けられた第5トランジスタと、
前記第5トランジスタに可変可能に設定された電流値を有する電流を出力する定電流源と、
を含む請求項1記載の半導体装置。
【請求項3】
前記第1駆動回路は、
前記第2ドレイン電極に接続された第6トランジスタと、
前記第6トランジスタとカレントミラーを構成するように設けられた第7トランジスタと、
前記第7トランジスタに可変可能に設定された電流値を有する電流を出力する定電流回路と、
を含む請求項2記載の半導体装置。
【請求項4】
前記第5トランジスタは、前記第1基板に形成され、
前記第6トランジスタおよび前記第7トランジスタは、Siを含む第2基板に形成された請求項3記載の半導体装置。
【請求項5】
前記第1駆動回路は、並列に接続された複数の前記第2トランジスタを含み、
前記複数の第2トランジスタから1つ以上の前記第2トランジスタを選択的に駆動する第1制御回路をさらに備えた請求項1記載の半導体装置。
【請求項6】
前記第2駆動回路は、並列に接続された複数の前記第3トランジスタを含み、
前記複数の第3トランジスタから1つ以上の前記第3トランジスタを選択的に駆動する第2制御回路をさらに備えた請求項1記載の半導体装置。
【請求項7】
前記第1駆動回路は、電流値を設定可能な第1駆動電流を前記第1ゲート電極に出力し、
前記第2駆動回路は、電流値を設定可能な第2駆動電流を前記第1ゲート電極に出力する請求項1記載の半導体装置。
【請求項8】
前記第1トランジスタ、前記第2トランジスタおよび前記第3トランジスタは、ノーマリーオフ形のMOS形のHEMTである請求項1~7のいずれか1つに記載の半導体装置。
【請求項9】
ドレイン電極パッドに接続された第1ドレイン電極と、基準となる第1電圧が印加されるソース電極パッドに接続された第1ソース電極と、を含む第1トランジスタと、
前記第1電圧よりも高い第2電圧が入力される電源電極パッドと前記ソース電極パッドとの間に接続され、前記電源電極パッドに電気的に接続された第2ドレイン電極と、前記第1トランジスタの第1ゲート電極に接続された第2ソース電極と、を有する第2トランジスタを含む第1駆動回路と、
前記第2トランジスタと前記ソース電極パッドとの間に接続され、前記第1ゲート電極に接続された第3ドレイン電極と、前記ソース電極パッドに接続された第3ソース電極と、を有する第3トランジスタと、
を備え、
前記第1トランジスタ、前記第2トランジスタおよび前記第3トランジスタは、GaNを含む第1基板に形成されたノーマリーオフ形のMOS形のHEMTであり、
前記第1駆動回路は、可変可能に設定された第1駆動電流を前記第1ゲート電極に出力して前記第1トランジスタの寄生容量を充電する半導体装置。
【請求項10】
前記第2トランジスタは、第1接続ワイヤを介して、前記第6トランジスタに接続された請求項4記載の半導体装置。

発明の詳細な説明【技術分野】
【0001】
実施形態は、半導体装置に関する。
続きを表示(約 2,000 文字)【背景技術】
【0002】
GaN等の窒化物半導体のヘテロ接合を有する窒化物半導体装置は、Siを用いた半導体装置に比べ、高耐圧、低抵抗、高速動作を実現することができる。
【0003】
このような高速スイッチング素子を駆動する回路は、配線の寄生インダクタンスの影響等を抑えるために、出力段素子と同じチップ内に形成されることが望ましい。一方で、出力段素子と駆動回路とを同一チップに形成した場合に、出力段素子のターンオン時間やターンオフ時間を調整することできないと、実際の応用が困難なことがある。
【先行技術文献】
【特許文献】
【0004】
特許第5285103号公報
特許第5791193号公報
特許第4954290号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
実施形態の目的は、出力段素子のスイッチング速度を適切に調整することができる半導体装置を提供することである。
【課題を解決するための手段】
【0006】
実施形態に係る半導体装置は、ドレイン電極パッドに接続された第1ドレイン電極と、ソース電極パッドに接続された第1ソース電極と、を含む第1トランジスタと、前記第1ソース電極パッドに接続され、基準となる第1電圧が入力される第1電極パッドと、前記第1電圧よりも高い第2電圧が入力される第2電極パッドとの間に接続され、前記第2電極パッドに電気的に接続された第2ドレイン電極と、前記第1トランジスタの第1ゲート電極に接続された第2ソース電極と、を有する第2トランジスタを含む第1駆動回路と、前記第2トランジスタと前記第1電極との間に接続され、前記第1ゲート電極に接続された第3ドレイン電極と、前記ソース電極パッドに接続された第3ソース電極と、を有する第3トランジスタを含む第2駆動回路と、を備える。前記第1トランジスタ、前記第2トランジスタおよび前記第3トランジスタは、GaNを含む第1基板に形成される。前記第1駆動回路は、前記第1トランジスタの寄生容量を充電する。前記第2駆動回路は、前記第1トランジスタの寄生容量を放電する。
【図面の簡単な説明】
【0007】
図1は、第1の実施形態に係る半導体装置を例示する回路図である。
図2は、第1の実施形態に係る半導体装置を例示する模式図である。
図3は、第2の実施形態に係る半導体装置を例示する回路図である。
図4は、第3の実施形態に係る半導体装置を例示する回路図である。
図5は、第3の実施形態に係る半導体装置を例示する模式図である。
【発明を実施するための形態】
【0008】
以下、図面を参照しつつ、本発明の実施形態について説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して詳細な説明を適宜省略する。
【0009】
(第1の実施形態)
図1は、第1の実施形態に係る半導体装置を例示する回路図である。
図1に示すように、本実施形態に係る半導体装置100は、第1トランジスタ10と、第2トランジスタ20と、第3トランジスタ30と、第4トランジスタ40と、第5トランジスタ50と、を備える。第3トランジスタ30および第5トランジスタ50は、カレントミラーを構成する。カレントミラーには、調整可能な抵抗値の抵抗器72が接続される。第1トランジスタ10、第2トランジスタ20、第3トランジスタ30、第4トランジスタ40および第5トランジスタ50は、窒化物半導体を含み、nチャネルである。
【0010】
第1トランジスタ10、第2トランジスタ20、第3トランジスタ30、第4トランジスタ40および第5トランジスタ50は、いずれもノーマリーオフ形のHEMTである。ノーマリーオフ形のHEMTは、ソース電極に対して正の電圧値となるしきい値を有する。ノーマリーオフ形のHEMTは、しきい値を超える電圧をゲート-ソース間に印加することによって、ドレイン電極とソース電極との間に形成されるチャネルが導通して電流が流れる。ノーマリーオフ形のHEMTは、しきい値電圧以下の電圧をゲート-ソース間に印加することによって、ドレイン電極とソース電極との間のチャネルが消失し、ドレイン電極とソース電極との間に流れる電流が遮断される。
(【0011】以降は省略されています)

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