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公開番号2024042414
公報種別公開特許公報(A)
公開日2024-03-28
出願番号2022147107
出願日2022-09-15
発明の名称半導体装置
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人iX
主分類H01L 29/78 20060101AFI20240321BHJP(基本的電気素子)
要約【課題】破壊の抑制、及び動作の安定性の向上が可能な半導体装置を提供する。
【解決手段】半導体装置は、第1電極と、第2電極と、前記第1電極と前記第2電極の間に配置され、第1方向に延び、第1部分と第2部分とを有する第3電極と、前記第1電極に接続され、絶縁層を介して前記第1部分に対向し、シリコン及び炭素を含み、第1導電型の第1半導体層と、前記第2電極に接続され、シリコン及び炭素を含み、第1導電型の第2半導体層と、少なくとも一部が前記第1半導体層と前記第2半導体層の間に配置され、前記第1半導体層及び前記第2半導体層に接し、前記絶縁層を介して前記第3電極に対向し、シリコン及び炭素を含み、第2導電型の第3半導体層と、少なくとも一部が前記第1半導体層と前記第2部分の間に配置され、前記絶縁層を介して前記第2部分に対向し、前記第3半導体層に接し、シリコン及び炭素を含み、キャリア濃度が前記第3半導体層のキャリア濃度よりも高い第2導電型の第4半導体層と、を備える。
【選択図】図1
特許請求の範囲【請求項１】
第１電極と、
第２電極と、
前記第１電極と前記第２電極の間に配置され、第１方向に延び、第１部分と第２部分とを有する第３電極と、
前記第１電極に接続され、絶縁層を介して前記第１部分に対向し、シリコン及び炭素を含み、第１導電型の第１半導体層と、
前記第２電極に接続され、シリコン及び炭素を含み、第１導電型の第２半導体層と、
少なくとも一部が前記第１半導体層と前記第２半導体層の間に配置され、前記第１半導体層及び前記第２半導体層に接し、前記絶縁層を介して前記第３電極に対向し、シリコン及び炭素を含み、第２導電型の第３半導体層と、
少なくとも一部が前記第１半導体層と前記第２部分の間に配置され、前記絶縁層を介して前記第２部分に対向し、前記第３半導体層に接し、シリコン及び炭素を含み、キャリア濃度が前記第３半導体層のキャリア濃度よりも高い第２導電型の第４半導体層と、
を備えた半導体装置。
続きを表示（約 700 文字）【請求項２】
前記第４半導体層の前記第２電極側の面は、前記第３半導体層及び前記絶縁層に接する請求項１に記載の半導体装置。
【請求項３】
前記第１半導体層における前記第１部分に対向した面は、前記絶縁層に接する請求項１に記載の半導体装置。
【請求項４】
前記第１部分の前記第１方向における長さは、前記第２部分の前記第１方向における長さ以下である請求項１に記載の半導体装置。
【請求項５】
前記第３電極において、前記第１部分と前記第２部分は前記第１方向に沿って交互に配列されている請求項１に記載の半導体装置。
【請求項６】
前記第１部分と前記第２部分は周期的に配列されている請求項５に記載の半導体装置。
【請求項７】
前記第２半導体層は、前記第１方向に延び、前記絶縁層を介して前記第３電極に対向している請求項１に記載の半導体装置。
【請求項８】
前記第３電極は、前記第１方向に対して交差する第２方向に沿って複数設けられており、
前記第４半導体層は、前記第１方向に沿って複数設けられている請求項１に記載の半導体装置。
【請求項９】
前記第４半導体層は、前記第１方向及び前記第２方向に沿って行列状に配列されている請求項８に記載の半導体装置。
【請求項１０】
前記複数の第４半導体層のうちの一部は、前記第２方向に沿って配列された複数の前記第３電極の前記第２部分の直下域にわたって配置されている請求項８に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、半導体装置に関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
半導体装置のオン抵抗と耐圧のバランスを改善するために、半導体材料として炭化シリコンを用いた半導体装置が開発されている。このような半導体装置においては、高電圧が印加されることによる破壊の抑制と、動作の安定性の向上が要求されている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１８－０５６３８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、破壊の抑制、及び動作の安定性の向上が可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１電極と、第２電極と、前記第１電極と前記第２電極の間に配置され、第１方向に延び、第１部分と第２部分とを有する第３電極と、前記第１電極に接続され、絶縁層を介して前記第１部分に対向し、シリコン及び炭素を含み、第１導電型の第１半導体層と、前記第２電極に接続され、シリコン及び炭素を含み、第１導電型の第２半導体層と、少なくとも一部が前記第１半導体層と前記第２半導体層の間に配置され、前記第１半導体層及び前記第２半導体層に接し、前記絶縁層を介して前記第３電極に対向し、シリコン及び炭素を含み、第２導電型の第３半導体層と、少なくとも一部が前記第１半導体層と前記第２部分の間に配置され、前記絶縁層を介して前記第２部分に対向し、前記第３半導体層に接し、シリコン及び炭素を含み、キャリア濃度が前記第３半導体層のキャリア濃度よりも高い第２導電型の第４半導体層と、を備える。
【図面の簡単な説明】
【０００６】
図１は、第１の実施形態に係る半導体装置の上部を示す斜視図である。
図２は、第１の実施形態に係る半導体装置を示す平面図である。
図３は、図２に示すＡ－Ａ’線による断面図である。
図４は、図２に示すＢ－Ｂ’線による断面図である。
図５は、図２に示すＣ－Ｃ’線による断面図である。
図６は、図２の領域Ｄを示す平面図である。
図７は、第１の実施形態に係る半導体装置のセル部と終端部の境界付近を示す平面図である。
図８は、比較例に係る半導体装置を示す断面図である。
図９は、第２の実施形態に係る半導体装置を示す平面図である。
図１０は、図９に示すＦ－Ｆ’線による断面図である。
図１１は、第３の実施形態に係る半導体装置を示す平面図である。
図１２は、第４の実施形態に係る半導体装置を示す平面図である。
図１３（ａ）は、横軸に長さＷ１をとり、縦軸にゲート絶縁層に印加される電界強度をとって、長さＷ１が電界強度に及ぼす影響を示すグラフであり、図１３（ｂ）は、横軸に長さＷ１をとり、縦軸に耐圧をとって、長さＷ１が耐圧に及ぼす影響を示すグラフであり、図１３（ｃ）は、横軸に長さＷ１をとり、縦軸にオン抵抗の相対値をとって、長さＷ１がオン抵抗に及ぼす影響を示すグラフである。
【発明を実施するための形態】
【０００７】
＜第１の実施形態＞
図１は、本実施形態に係る半導体装置の上部を示す斜視図である。
図２は、本実施形態に係る半導体装置を示す平面図である。
図３は、図２に示すＡ－Ａ’線による断面図である。
図４は、図２に示すＢ－Ｂ’線による断面図である。
図５は、図２に示すＣ－Ｃ’線による断面図である。
図６は、図２の領域Ｄを示す平面図である。
図７は、本実施形態に係る半導体装置のセル部と終端部の境界付近を示す平面図である。
【０００８】
図１においては、内部の構成を示すために、上部の構成の一部を省略している。
図２は、図３～図５に示すＥ－Ｅ’線に相当する面を示している。
なお、各図は模式的又は概念的なものであり、適宜強調及び簡略化されている。また、図間において、各構成要素の形状及び寸法比は必ずしも整合していない。後述する他の図についても同様である。
【０００９】
図１～図６に示すように、本実施形態に係る半導体装置１においては、ドレイン電極１１と、ソース電極１２と、複数のゲート電極１３と、半導体部分２０と、複数のゲート絶縁層３１と、複数の電極間絶縁膜３２と、が設けられている。半導体部分２０においては、ＳｉＣ基板２１と、ドリフト層２２と、電流拡散層２３と、複数のボトム層２４と、ベース層２５と、複数のソース層２６と、複数のコンタクト層２７と、が設けられている。ＳｉＣ基板２１はドレイン層として機能する。半導体部分２０におけるＳｉＣ基板２１以外の部分は、ＳｉＣエピタキシャル成長層である。半導体装置１は、トレンチ型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）である。
【００１０】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。ドレイン電極１１とソース電極１２の配列方向を「Ｚ方向」とし、各ゲート電極１３が延びる方向を「Ｙ方向」（第１方向）とし、複数のゲート電極１３の配列方向を「Ｘ方向」（第２方向）とする。また、Ｚ方向のうち、ドレイン電極１１からソース電極１２に向かう方向を「上」ともいい、その逆方向を「下」ともいうが、この表現も便宜的なものであり、重力の方向とは無関係である。
（【００１１】以降は省略されています）

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