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公開番号2024042414
公報種別公開特許公報(A)
公開日2024-03-28
出願番号2022147107
出願日2022-09-15
発明の名称半導体装置
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人iX
主分類H01L 29/78 20060101AFI20240321BHJP(基本的電気素子)
要約【課題】破壊の抑制、及び動作の安定性の向上が可能な半導体装置を提供する。
【解決手段】半導体装置は、第1電極と、第2電極と、前記第1電極と前記第2電極の間に配置され、第1方向に延び、第1部分と第2部分とを有する第3電極と、前記第1電極に接続され、絶縁層を介して前記第1部分に対向し、シリコン及び炭素を含み、第1導電型の第1半導体層と、前記第2電極に接続され、シリコン及び炭素を含み、第1導電型の第2半導体層と、少なくとも一部が前記第1半導体層と前記第2半導体層の間に配置され、前記第1半導体層及び前記第2半導体層に接し、前記絶縁層を介して前記第3電極に対向し、シリコン及び炭素を含み、第2導電型の第3半導体層と、少なくとも一部が前記第1半導体層と前記第2部分の間に配置され、前記絶縁層を介して前記第2部分に対向し、前記第3半導体層に接し、シリコン及び炭素を含み、キャリア濃度が前記第3半導体層のキャリア濃度よりも高い第2導電型の第4半導体層と、を備える。
【選択図】図1
特許請求の範囲【請求項1】
第1電極と、
第2電極と、
前記第1電極と前記第2電極の間に配置され、第1方向に延び、第1部分と第2部分とを有する第3電極と、
前記第1電極に接続され、絶縁層を介して前記第1部分に対向し、シリコン及び炭素を含み、第1導電型の第1半導体層と、
前記第2電極に接続され、シリコン及び炭素を含み、第1導電型の第2半導体層と、
少なくとも一部が前記第1半導体層と前記第2半導体層の間に配置され、前記第1半導体層及び前記第2半導体層に接し、前記絶縁層を介して前記第3電極に対向し、シリコン及び炭素を含み、第2導電型の第3半導体層と、
少なくとも一部が前記第1半導体層と前記第2部分の間に配置され、前記絶縁層を介して前記第2部分に対向し、前記第3半導体層に接し、シリコン及び炭素を含み、キャリア濃度が前記第3半導体層のキャリア濃度よりも高い第2導電型の第4半導体層と、
を備えた半導体装置。
続きを表示(約 700 文字)【請求項2】
前記第4半導体層の前記第2電極側の面は、前記第3半導体層及び前記絶縁層に接する請求項1に記載の半導体装置。
【請求項3】
前記第1半導体層における前記第1部分に対向した面は、前記絶縁層に接する請求項1に記載の半導体装置。
【請求項4】
前記第1部分の前記第1方向における長さは、前記第2部分の前記第1方向における長さ以下である請求項1に記載の半導体装置。
【請求項5】
前記第3電極において、前記第1部分と前記第2部分は前記第1方向に沿って交互に配列されている請求項1に記載の半導体装置。
【請求項6】
前記第1部分と前記第2部分は周期的に配列されている請求項5に記載の半導体装置。
【請求項7】
前記第2半導体層は、前記第1方向に延び、前記絶縁層を介して前記第3電極に対向している請求項1に記載の半導体装置。
【請求項8】
前記第3電極は、前記第1方向に対して交差する第2方向に沿って複数設けられており、
前記第4半導体層は、前記第1方向に沿って複数設けられている請求項1に記載の半導体装置。
【請求項9】
前記第4半導体層は、前記第1方向及び前記第2方向に沿って行列状に配列されている請求項8に記載の半導体装置。
【請求項10】
前記複数の第4半導体層のうちの一部は、前記第2方向に沿って配列された複数の前記第3電極の前記第2部分の直下域にわたって配置されている請求項8に記載の半導体装置。
(【請求項11】以降は省略されています)

発明の詳細な説明【技術分野】
【0001】
実施形態は、半導体装置に関する。
続きを表示(約 2,300 文字)【背景技術】
【0002】
半導体装置のオン抵抗と耐圧のバランスを改善するために、半導体材料として炭化シリコンを用いた半導体装置が開発されている。このような半導体装置においては、高電圧が印加されることによる破壊の抑制と、動作の安定性の向上が要求されている。
【先行技術文献】
【特許文献】
【0003】
特開2018-056380号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
実施形態の目的は、破壊の抑制、及び動作の安定性の向上が可能な半導体装置を提供することである。
【課題を解決するための手段】
【0005】
実施形態に係る半導体装置は、第1電極と、第2電極と、前記第1電極と前記第2電極の間に配置され、第1方向に延び、第1部分と第2部分とを有する第3電極と、前記第1電極に接続され、絶縁層を介して前記第1部分に対向し、シリコン及び炭素を含み、第1導電型の第1半導体層と、前記第2電極に接続され、シリコン及び炭素を含み、第1導電型の第2半導体層と、少なくとも一部が前記第1半導体層と前記第2半導体層の間に配置され、前記第1半導体層及び前記第2半導体層に接し、前記絶縁層を介して前記第3電極に対向し、シリコン及び炭素を含み、第2導電型の第3半導体層と、少なくとも一部が前記第1半導体層と前記第2部分の間に配置され、前記絶縁層を介して前記第2部分に対向し、前記第3半導体層に接し、シリコン及び炭素を含み、キャリア濃度が前記第3半導体層のキャリア濃度よりも高い第2導電型の第4半導体層と、を備える。
【図面の簡単な説明】
【0006】
図1は、第1の実施形態に係る半導体装置の上部を示す斜視図である。
図2は、第1の実施形態に係る半導体装置を示す平面図である。
図3は、図2に示すA-A’線による断面図である。
図4は、図2に示すB-B’線による断面図である。
図5は、図2に示すC-C’線による断面図である。
図6は、図2の領域Dを示す平面図である。
図7は、第1の実施形態に係る半導体装置のセル部と終端部の境界付近を示す平面図である。
図8は、比較例に係る半導体装置を示す断面図である。
図9は、第2の実施形態に係る半導体装置を示す平面図である。
図10は、図9に示すF-F’線による断面図である。
図11は、第3の実施形態に係る半導体装置を示す平面図である。
図12は、第4の実施形態に係る半導体装置を示す平面図である。
図13(a)は、横軸に長さW1をとり、縦軸にゲート絶縁層に印加される電界強度をとって、長さW1が電界強度に及ぼす影響を示すグラフであり、図13(b)は、横軸に長さW1をとり、縦軸に耐圧をとって、長さW1が耐圧に及ぼす影響を示すグラフであり、図13(c)は、横軸に長さW1をとり、縦軸にオン抵抗の相対値をとって、長さW1がオン抵抗に及ぼす影響を示すグラフである。
【発明を実施するための形態】
【0007】
<第1の実施形態>
図1は、本実施形態に係る半導体装置の上部を示す斜視図である。
図2は、本実施形態に係る半導体装置を示す平面図である。
図3は、図2に示すA-A’線による断面図である。
図4は、図2に示すB-B’線による断面図である。
図5は、図2に示すC-C’線による断面図である。
図6は、図2の領域Dを示す平面図である。
図7は、本実施形態に係る半導体装置のセル部と終端部の境界付近を示す平面図である。
【0008】
図1においては、内部の構成を示すために、上部の構成の一部を省略している。
図2は、図3~図5に示すE-E’線に相当する面を示している。
なお、各図は模式的又は概念的なものであり、適宜強調及び簡略化されている。また、図間において、各構成要素の形状及び寸法比は必ずしも整合していない。後述する他の図についても同様である。
【0009】
図1~図6に示すように、本実施形態に係る半導体装置1においては、ドレイン電極11と、ソース電極12と、複数のゲート電極13と、半導体部分20と、複数のゲート絶縁層31と、複数の電極間絶縁膜32と、が設けられている。半導体部分20においては、SiC基板21と、ドリフト層22と、電流拡散層23と、複数のボトム層24と、ベース層25と、複数のソース層26と、複数のコンタクト層27と、が設けられている。SiC基板21はドレイン層として機能する。半導体部分20におけるSiC基板21以外の部分は、SiCエピタキシャル成長層である。半導体装置1は、トレンチ型のMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor:金属酸化物半導体電界効果トランジスタ)である。
【0010】
以下、本明細書においては、説明の便宜上、XYZ直交座標系を採用する。ドレイン電極11とソース電極12の配列方向を「Z方向」とし、各ゲート電極13が延びる方向を「Y方向」(第1方向)とし、複数のゲート電極13の配列方向を「X方向」(第2方向)とする。また、Z方向のうち、ドレイン電極11からソース電極12に向かう方向を「上」ともいい、その逆方向を「下」ともいうが、この表現も便宜的なものであり、重力の方向とは無関係である。
(【0011】以降は省略されています)

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