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公開番号2024041096
公報種別公開特許公報(A)
公開日2024-03-27
出願番号2022145731
出願日2022-09-14
発明の名称半導体装置
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人個人,個人,個人
主分類H01L 29/739 20060101AFI20240319BHJP(基本的電気素子)
要約【課題】動作特性の劣化を抑制する半導体装置を提供する。
【解決手段】
実施形態の半導体装置は、第1の面と第2の面を有する半導体層と、半導体層の中に設けられ、第2の面に接し、第1の最小幅を有する第1の部分と、第1の最小幅よりも小さい第2の最小幅を有する第2の部分と、第1の部分と第2の部分を接続し第2の最小幅よりも小さい第3の最小幅を有する第3の部分を含む第1導電形の第1の半導体領域と、第2の面に接し、第1の半導体領域の中に互いに離隔する複数の第2導電形の第2の半導体領域と、第1の半導体領域と第1の面との間の第2導電形の第3の半導体領域と、第3の半導体領域と第1の面との間の第1導電形の第4の半導体領域と、第4の半導体領域と第1の面との間の2導電形の第5の半導体領域と、第4の半導体領域に対向するゲート電極と、ゲート絶縁膜と、第1の面に接する第1の電極と、第2の面に接する第2の電極と、を備える。
【選択図】図3
特許請求の範囲【請求項１】
第１の面と、前記第１の面と対向する第２の面を有する半導体層と、
前記半導体層の中に設けられ、前記第２の面に接し、第１の最小幅を有する第１の部分と、前記第１の最小幅よりも小さい第２の最小幅を有する第２の部分と、前記第１の部分と前記第２の部分を接続し前記第２の最小幅よりも小さい第３の最小幅を有する第３の部分を含む第１導電形の第１の半導体領域と、
前記半導体層の中に設けられ、前記第２の面に接し、前記第１の部分、前記第２の部分、及び前記第３の部分以外の前記第１の半導体領域の中に互いに離隔して設けられた複数の第２導電形の第２の半導体領域と、
前記半導体層の中に設けられ、前記第１の半導体領域と前記第１の面との間及び前記第２の半導体領域と前記第１の面との間に設けられた第２導電形の第３の半導体領域と、
前記半導体層の中に設けられ、前記第３の半導体領域と前記第１の面との間に設けられた第１導電形の第４の半導体領域と、
前記半導体層の中に設けられ、前記第４の半導体領域と前記第１の面との間に設けられた第２導電形の第５の半導体領域と、
前記第４の半導体領域に対向するゲート電極と、
前記第４の半導体領域と前記ゲート電極との間に設けられたゲート絶縁膜と、
前記第１の面に接する第１の電極と、
前記第２の面に接する第２の電極と、
を備える半導体装置。
続きを表示（約 830 文字）【請求項２】
前記第３の最小幅は、前記複数の第２導電形の第２の半導体領域の中の最近接位置にある２つの第２の半導体領域の間の距離よりも大きい、請求項１記載の半導体装置。
【請求項３】
前記第２の最小幅は、前記第１の最小幅の５０％以上８０％以下である、請求項１記載の半導体装置。
【請求項４】
前記第３の最小幅は、前記第２の最小幅の２０％以上６０％以下である、請求項１記載の半導体装置。
【請求項５】
前記第２の半導体領域は第４の最小幅を有し、前記第４の最小幅は前記第３の最小幅よりも小さい、請求項１記載の半導体装置。
【請求項６】
前記第１の電極は、前記第４の半導体領域及び前記第５の半導体領域に電気的に接続される、請求項１記載の半導体装置。
【請求項７】
前記半導体層の中に設けられ、前記第１の半導体領域と前記第１の面との間に設けられ、前記第１の面において前記第４の半導体領域を囲む第１導電形の第６の半導体領域と、
前記半導体層の中に設けられ、前記第２の面に接し、前記第２の面において前記第１の半導体領域を囲み、前記第６の半導体領域に対し前記第１の面から前記第２の面に向かう方向に設けられた第２導電形の第７の半導体領域と、
を更に備える、請求項１記載の半導体装置。
【請求項８】
前記第１の電極は、前記第６の半導体領域に電気的に接続される、請求項７記載の半導体装置。
【請求項９】
前記第６の半導体領域の第１導電形不純物濃度は、前記第４の半導体領域の第１導電形不純物濃度よりも高い、請求項７記載の半導体装置。
【請求項１０】
前記第１の面を基準とする前記第６の半導体領域の深さは、前記第４の半導体領域の前記第１の面を基準とする深さよりも深い、請求項７記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
半導体装置の一例として、ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ（ＩＧＢＴ）がある。ＩＧＢＴは、例えば、コレクタ電極上に、ｐ形のコレクタ領域、ｎ形のドリフト領域、ｐ形のベース領域が設けられる。そして、ｐ形のベース領域を貫通し、ｎ形のドリフト領域に達するトレンチ内に、ゲート絶縁膜を間に挟んでゲート電極が設けられる。さらに、ｐ形のベース領域表面のトレンチに隣接する領域に、エミッタ電極に接続されるｎ形のエミッタ領域が設けられる。
【０００３】
近年、ＩＧＢＴと還流ダイオード（ＦｒｅｅｗｈｅｅｌｉｎｇＤｉｏｄｅ）を同一の半導体チップに形成したＲｅｖｅｒｓｅ－ＣｏｎｄｕｃｔｉｎｇＩＧＢＴ（ＲＣ－ＩＧＢＴ）が広く開発及び製品化されている。ＲＣ－ＩＧＢＴは、例えば、インバータ回路のスイッチング素子として使用される。還流ダイオードはＩＧＢＴのオン電流と逆方向に電流を流す機能を有する。ＩＧＢＴと還流ダイオードを同一の半導体チップに形成することには、終端領域の共有化によるチップサイズの縮小や、発熱箇所の分散など、多くの利点がある。
【０００４】
ＲＣ－ＩＧＢＴでは、ダイオードを設けることによって、ＩＧＢＴの動作特性が劣化するおそれがある。
【先行技術文献】
【特許文献】
【０００５】
特許第６８８４１１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、動作特性の劣化を抑制する半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の半導体装置は、第１の面と、前記第１の面と対向する第２の面を有する半導体層と、前記半導体層の中に設けられ、前記第２の面に接し、第１の最小幅を有する第１の部分と、前記第１の最小幅よりも小さい第２の最小幅を有する第２の部分と、前記第１の部分と前記第２の部分を接続し前記第２の最小幅よりも小さい第３の最小幅を有する第３の部分を含む第１導電形の第１の半導体領域と、前記半導体層の中に設けられ、前記第２の面に接し、前記第１の部分、前記第２の部分、及び前記第３の部分以外の前記第１の半導体領域の中に互いに離隔して設けられた複数の第２導電形の第２の半導体領域と、前記半導体層の中に設けられ、前記第１の半導体領域と前記第１の面との間及び前記第２の半導体領域と前記第１の面との間に設けられた第２導電形の第３の半導体領域と、前記半導体層の中に設けられ、前記第３の半導体領域と前記第１の面との間に設けられた第１導電形の第４の半導体領域と、前記半導体層の中に設けられ、前記第４の半導体領域と前記第１の面との間に設けられた第２導電形の第５の半導体領域と、前記第４の半導体領域に対向するゲート電極と、前記第４の半導体領域と前記ゲート電極との間に設けられたゲート絶縁膜と、前記第１の面に接する第１の電極と、前記第２の面に接する第２の電極と、を備える。
【図面の簡単な説明】
【０００８】
第１の実施形態の半導体装置の模式平面図。
第１の実施形態の半導体装置の一部の模式断面図。
第１の実施形態の半導体装置の模式平面図。
第１の実施形態の半導体装置の模式平面図。
第１の実施形態の半導体装置の模式平面図。
第１の実施形態の半導体装置の一部の模式断面図。
比較例の半導体装置の模式平面図。
第１の実施形態の半導体装置の作用及び効果の説明図。
第２の実施形態の半導体装置の模式平面図。
第３の実施形態の半導体装置の模式平面図。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
【００１０】
本明細書中、ｎ
＋
形、ｎ形、ｎ
－
形との表記がある場合、ｎ
＋
形、ｎ形、ｎ
－
形の順でｎ形不純物濃度が低くなっていることを意味する。また、ｐ
＋
形、ｐ形、ｐ
－
形の表記がある場合、ｐ
＋
形、ｐ形、ｐ
－
形の順で、ｐ形不純物濃度が低くなっていることを意味する。
（【００１１】以降は省略されています）

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