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公開番号2024040922
公報種別公開特許公報(A)
公開日2024-03-26
出願番号2022145583
出願日2022-09-13
発明の名称演算処理装置、演算処理方法及び情報処理装置
出願人富士通株式会社
代理人弁理士法人酒井国際特許事務所
主分類G06F 9/38 20180101AFI20240318BHJP(計算;計数)
要約【課題】予測精度を維持しつつ演算性能を向上させる演算処理装置、演算処理方法及び情報処理装置を提供する。
【解決手段】分岐予測機構170は、フェッチされたコール命令から得られる予測情報をRASフェッチ171に格納し且つリターン命令で使用される予測情報をRASフェッチ171から取得して削除し、コール命令の実行の完了後に予測情報をRASコンプリート172に格納し且つリターン命令の実行の完了後にRASコンプリート172から予測情報を削除する。分岐命令処理部140は、分岐命令を実行させる複数のエントリを格納するキューを有し、分岐予測ミスを検出した分岐命令を再実行せるエントリのうち、キューの先頭に最も近い第1エントリを特定し、第1エントリより先頭に近いエントリに格納されたコール命令及びリターン命令にしたがってRASフェッチ171に対して予測情報の格納及び削除を行い、第1エントリを再実行させる。
【選択図】図2
特許請求の範囲【請求項１】
命令をフェッチして実行するパイプラインと、
前記パイプラインによりフェッチされたコール命令から得られる予測情報を第１格納部に格納し且つ前記パイプラインによりフェッチされたリターン命令で使用される前記予測情報を前記第１格納部から取得して削除し、前記パイプラインによる前記コール命令の実行の完了後に前記予測情報を第２格納部に格納し且つ前記パイプラインによる前記リターン命令の実行の完了後に前記第２格納部から前記予測情報を削除する分岐予測機構と、
前記コール命令及び前記リターン命令を含む分岐命令を前記パイプラインに実行させる複数のエントリを格納するキューを有し、前記分岐命令に対する分岐予測ミスを検出し、前記分岐予測ミスを検出した前記分岐命令を再実行せるエントリのうち、前記キューの先頭に最も近い第１エントリを特定し、前記第１エントリより前記キューの先頭に近いエントリに格納された前記コール命令及び前記リターン命令にしたがって前記第１格納部に対して前記予測情報の格納及び削除を行い、前記第１エントリを前記パイプラインに再実行させる分岐命令処理部と
を備えたことを特徴とする演算処理装置。
続きを表示（約 1,600 文字）【請求項２】
前記分岐命令処理部は、前記第２格納部が保持する情報を前記第１格納部にコピーし、且つ、前記第１エントリより前記キューの先頭に近いエントリに格納された前記コール命令及び前記リターン命令にしたがって前記第１格納部に対して前記予測情報の格納及び削除を行うことを特徴とする請求項１に記載の演算処理装置。
【請求項３】
前記分岐命令処理部は、特定の分岐命令に対する前記分岐予測ミスを検出した場合、前記特定の分岐命令を再実行させるエントリから前記キューの先頭の間で前記第１エントリを特定することを特徴とする請求項１に記載の演算処理装置。
【請求項４】
前記分岐命令処理部は、前記第１エントリよりも前記キューの先頭に近いエントリにより実行される分岐命令を前記パイプラインから除くことを特徴とする請求項１に記載の演算処理装置。
【請求項５】
前記分岐命令処理部は、前記パイプラインに対して、前記第１エントリの再実行を要求し、且つ、前記第１格納部に対する前記予測情報の格納及び削除が完了するまで前記第１エントリの再実行を待機させることを特徴とする請求項１に記載の演算処理装置。
【請求項６】
命令をフェッチして実行するパイプラインを有する演算処理装置が、
前記パイプラインによりフェッチされたコール命令から得られる予測情報を第１格納部に格納し且つ前記パイプラインによりフェッチされたリターン命令で使用される前記予測情報を前記第１格納部から取得して削除し、
前記パイプラインによる前記コール命令の実行の完了後に前記予測情報を第２格納部に格納し且つ前記パイプラインによる前記リターン命令の実行の完了後に前記第２格納部から前記予測情報を削除し、
前記コール命令及び前記リターン命令を含む分岐命令を前記パイプラインに実行させる複数のエントリをキューに格納し、
前記分岐命令に対する分岐予測ミスを検出し、
前記分岐予測ミスを検出した前記分岐命令を再実行せるエントリのうち、前記キューの先頭に最も近い第１エントリを特定し、
前記第１エントリより前記キューの先頭に近いエントリに格納された前記コール命令及び前記リターン命令にしたがって前記第１格納部に対して前記予測情報の格納及び削除を行い、
前記第１エントリを前記パイプラインにより再実行する
ことを特徴とする演算処理方法。
【請求項７】
演算処理部を有する情報処理装置であって、
前記演算処理部は、
命令をフェッチして実行するパイプラインと、
前記パイプラインによりフェッチされたコール命令から得られる予測情報を第１格納部に格納し且つ前記パイプラインによりフェッチされたリターン命令で使用される前記予測情報を前記第１格納部から取得して削除し、前記パイプラインによる前記コール命令の実行の完了後に前記予測情報を第２格納部に格納し且つ前記パイプラインによる前記リターン命令の実行の完了後に前記第２格納部から前記予測情報を削除する分岐予測機構と、
前記コール命令及び前記リターン命令を含む分岐命令を前記パイプラインに実行させる複数のエントリを格納するキューを有し、前記分岐命令に対する分岐予測ミスを検出し、前記分岐予測ミスを検出した前記分岐命令を再実行せるエントリのうち、前記キューの先頭に最も近い第１エントリを特定し、前記第１エントリより前記キューの先頭に近いエントリに格納された前記コール命令及び前記リターン命令にしたがって前記第１格納部に対して前記予測情報の格納及び削除を行い、前記第１エントリを前記パイプラインに再実行させる分岐命令処理部とを備えた
ことを特徴とする情報処理装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、演算処理装置、演算処理方法及び情報処理装置に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
プロセッサが実行するプログラムには、分岐命令を含むものがある。分岐命令の実行では、分岐せずにプログラムカウンタにおいて分岐命令直後に続く命令から実行を続ける場合と、分岐してプログラム内の異なる位置の命令から実行を続ける場合がある。分岐命令を実行した場合に、分岐するか分岐しないかは分岐命令が実行ステージを過ぎるまで確定しない。以下では、命令が命令パイプラインの実行ステージを過ぎることを、その命令の処理が完了すると言う。
【０００３】
分岐命令がある場合、それに続いて実行される命令は、分岐命令の実行結果に依存する。このため、分岐命令が実行ステージに至るまでの間、パイプラインはストールする。このストールをなくすため、一般的に採られている方策が命令の投機的実行である。命令の投機的実行とは、分岐命令の実行結果が判明する前に、分岐命令の実行結果を予測し、予測結果に基づいて分岐に続く命令の実行を開始することをいう。分岐命令の実行結果の予測は、分岐予測と呼ばれる。分岐予測が正しければ、パイプラインは分岐がなかったかのように流れ、ストールを除去することができる。
【０００４】
これに対して、分岐予測が誤っていれば、プロセッサは、分岐予測に基づいてパイプラインに投入された命令を無効化し、予測結果とは反対の方向の命令を改めてパイプラインに投入する。分岐予測が予測を外した場合、プロセッサは、分岐予測ミスを検出して再命令フェッチを正しい分岐命令のアドレスからかけなおし、同時に誤ったパスの実行をパイプラインからクリアする。再命令フェッチは、分岐命令用のリザベーションステーションなどの分岐命令を処理する機構から命令フェッチに向けて発行される。ここでは、分岐命令を処理する機構として、ＲＳＢＲ（Reservation Station for Branch）を用いる場合で説明する。
【０００５】
従来、ＲＳＢＲは、分岐命令をインオーダーで処理し、分岐予測ミスが判明して再命令フェッチを行うことが明らかになっても、その分岐命令が自己の有するキューの先頭（ＴＯＱ：Top Of Que）になるまでそれ以前の分岐命令の処理の完了を待つ。そして、ＲＳＢＲは、それ以前の分岐命令の処理が完了して分岐が確定し、再命令フェッチを求める分岐命令がＴＯＱになると、その分岐命令の再命令フェッチ要求を出力する。この場合、ＲＳＢＲは、分岐予測ミスが確定しても前方の分岐命令の処理が完了するまで再命令フェッチの出力を待機することになり、待機時間分処理が停止するため性能的な損失が生じる。
【０００６】
このような損失に対して、ＲＳＢＲは、先に再命令フェッチを出力できれば、命令フェッチまでのパイプラインの処理時間による遅延を隠すことができる。すなわち、ＲＳＢＲは、分岐予測ミスが発生した場合、分岐命令に対する再命令フェッチ要求をアウトオブオーダーで実行することで、インオーダーにより再命令フェッチ要求を出す場合に比べて、待ち時間分早く再命令フェッチで取得される命令が処理可能である。
【０００７】
しかし、再命令フェッチ要求をアウトオブオーダーで実行する場合、再命令フェッチの対象の分岐からＴＯＱ間のコール命令やリターン命令が分岐予測に反映されないことが考えられる。その場合、リターンアドレススタック（ＲＡＳ：Return Address Stack）による分岐予測精度が下がるという問題が生じる。
【０００８】
リターンアドレススタックでは、命令フェッチを基準に更新するインストラクションフェッチ（Instruction Fetch）に基づくＲＡＳフェッチと、分岐命令の実行が完了した状態である分岐完了（Branch complete）を基準に更新する分岐処理完了に基づくＲＡＳコンプリートとが用いられる。コール命令であれば、プロセッサは、命令フェッチ段階で、その戻り先のアドレスをＲＡＳフェッチに格納する。戻り先アドレスの格納は、プッシュ（push）と呼ばれる。また、リターン命令であれば、プロセッサは、命令フェッチ段階で、対応するコール命令の戻り先アドレスをＲＡＳフェッチから取得する。戻り先アドレスの取得は、ポップ（pop）と呼ばれる。また、バックアップとして命令の処理完了の段階で、プロセッサは、コール命令であればＲＡＳコンプリートをプッシュし、リターン命令であればＲＡＳコンプリートをポップする。基本的には、プロセッサは、ＲＡＳフェッチを用いてコール命令及びリターン命令のそれぞれに対してポップ及びプッシュを行いながら予測を行う。そして、再命令フェッチを行う場合、プロセッサは、ＲＡＳコンプリートの情報をＲＡＳフェッチにコピーして再命令フェッチを用いる分岐命令の情報を反映させてから再命令フェッチを始める。
【０００９】
こうすることで、再命令フェッチがＴＯＱから出力される場合、分岐命令の処理はインオーダーで行われるため、ＲＡＳコンプリートはＴＯＱまでの分岐命令の情報が反映される。プロセッサは、再命令フェッチとなった分岐命令以前の全てのコール命令及びリターン命令の情報を復元してから、再命令フェッチされた命令を処理するので、リターンアドレススタックによる予測を行うことが可能となる。
【００１０】
なお、分岐予測の技術として、ＴＯＱより後の最初の発行可能なエントリをアウトオブオーダーで発行を行うが、バリアマクロ命令より前のロード命令の場合、フェッチポートにキューインするまでロード命令の投機的な発行を抑止する技術が提案されている。また、プログラム識別情報及び分岐予測テーブルを基に分岐命令に対するターゲット予測情報を決定し、ターゲット予測情報に基づいて予測処理を行い、分岐命令に対する予測結果を生成する技術が提案されている。
【先行技術文献】
【特許文献】
（【００１１】以降は省略されています）

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