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公開番号2024036174
公報種別公開特許公報(A)
公開日2024-03-15
出願番号2022140941
出願日2022-09-05
発明の名称回路素子
出願人株式会社東芝
代理人弁理士法人鈴榮特許綜合事務所
主分類H01G 4/33 20060101AFI20240308BHJP(基本的電気素子)
要約【課題】高周波領域における容量低下が改善された回路素子を提供することである。
【解決手段】回路素子は、シリコン基板と、下部電極と、誘電体膜と、上部電極とを有する。下部電極は、ドーピング処理によりシリコン基板の主面に形成されている。誘電体膜は、下部電極上に形成されている。上部電極は、誘電体膜上に形成されている。上部電極は、スリットを有する。
【選択図】図1
特許請求の範囲【請求項１】
シリコン基板と、
ドーピング処理により前記シリコン基板の主面に形成された下部電極と、
前記下部電極上に形成された誘電体膜と、
前記誘電体膜上に形成された上部電極とを有し、
前記上部電極は、スリットを有する、
回路素子。
続きを表示（約 740 文字）【請求項２】
前記下部電極に電気的に接続された第１のパッドと、
前記上部電極に電気的に接続された第２のパッドとをさらに有し、
前記上部電極の外形形状は、前記第１のパッドと前記第２のパッドの間に長辺が延在する長方形である、
請求項１に記載の回路素子。
【請求項３】
前記スリットは、前記上部電極の辺に沿って延在する、
請求項２に記載の回路素子。
【請求項４】
前記スリットが延在する前記上部電極の辺の長さＬと、前記スリットの長さＳは、０．５＜Ｓ／Ｌ≦１．０を満足する、
請求項３に記載の回路素子。
【請求項５】
前記スリットは、前記上部電極の長辺に沿って延在する、
請求項３に記載の回路素子。
【請求項６】
前記スリットは、前記上部電極の短辺に沿って延在する、
請求項３に記載の回路素子。
【請求項７】
前記スリットは、前記上部電極の辺に対して斜めに延在する、
請求項２に記載の回路素子。
【請求項８】
前記シリコン基板と前記下部電極と前記誘電体膜は、複数のトレンチを有し、
前記誘電体膜と前記上部電極の間に介在し、前記複数のトレンチを埋める導電層をさらに有する、
請求項２に記載の回路素子。
【請求項９】
前記スリットは、前記複数のトレンチの間に延在する、
請求項８に記載の回路素子。
【請求項１０】
前記上部電極は、前記上部電極の辺に沿って延在する複数のスリットを有する、
請求項２に記載の回路素子。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、回路素子に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
回路素子、たとえば、シリコンキャパシタまたはシリコンコンデンサは、半導体プロセスを用いることにより、表面積を増やして単位面積当たりの静電容量を大きくでき、大容量化が可能となる特長を有している。
【０００３】
一方、シリコンキャパシタは、積層セラミックキャパシタと比較して、高周波領域において容量低下が生じるという難点も有している。
【先行技術文献】
【特許文献】
【０００４】
特許第６６９７６７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、高周波領域における容量低下が改善された回路素子を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の回路素子は、シリコン基板と、下部電極と、誘電体膜と、上部電極とを有する。下部電極は、ドーピング処理によりシリコン基板の主面に形成されている。誘電体膜は、下部電極上に形成されている。上部電極は、誘電体膜上に形成されている。上部電極は、スリットを有する。
【０００７】
実施形態の別の回路素子は、シリコン基板と、下部電極と、誘電体膜と、複数の上部電極とを有する。下部電極は、ドーピング処理によりシリコン基板の主面に形成されている。誘電体膜は、下部電極上に形成されている。複数の上部電極は、誘電体膜上に互いに離間して形成されている。
【図面の簡単な説明】
【０００８】
図１は、第１の実施形態に係る回路素子の構造を模式的に示す分解斜視図である。
図２は、図１の回路素子の断面構造を模式的に示す断面図である。
図３は、図１の回路素子の内部電極の形状を示す平面図である。
図４は、図３に示す形状の内部電極を有する回路素子の下部電極における電流密度分布を示す図である。
図５は、比較例に係る回路素子の内部電極の形状を示す平面図である。
図６は、図５に示す形状の内部電極を有する回路素子の下部電極における電流密度分布を示す図である。
図７は、第１の実施形態に係る回路素子と比較例に係る回路素子におけるキャパシタの静電容量値の周波数特性を示すグラフである。
図８は、第１の実施形態に係る回路素子と比較例に係る回路素子におけるキャパシタのインピーダンスと等価直列抵抗の周波数特性を示すグラフである。
図９は、第１の実施形態に係る回路素子において、スリットの長さと内部電極の長さの比に対する容量維持率と等価直列抵抗の特性を示すグラフである。
図１０は、第１の実施形態の変形例１に係る回路素子の内部電極の形状を示す平面図である。
図１１は、第１の実施形態の変形例２に係る回路素子の内部電極の形状を示す平面図である。
図１２は、第１の実施形態の変形例３に係る回路素子の内部電極の形状を示す平面図である。
図１３は、第１の実施形態の変形例４に係る回路素子の内部電極の形状を示す平面図である。
図１４は、第１の実施形態の変形例５に係る回路素子の内部電極の形状を示す平面図である。
図１５は、第１の実施形態の変形例６に係る回路素子の内部電極の形状を示す平面図である。
図１６は、第１の実施形態の変形例７に係る回路素子の内部電極の形状を示す平面図である。
図１７は、第１の実施形態の変形例８に係る回路素子の内部電極の形状を示す平面図である。
図１８は、第２の実施形態に係る回路素子の内部電極の形状を示す平面図である。
図１９は、第２の実施形態に係る回路素子の下部電極における電流密度分布を示す図である。
図２０は、第２の実施形態の変形例に係る回路素子の内部電極の形状を示す平面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明に係る実施形態について説明する。
【００１０】
［第１の実施形態］
まず、図１と図２を参照して、第１の実施形態に係る回路素子の構造について説明する。図１は、第１の実施形態に係る回路素子１０の構造を模式的に示す分解斜視図である。図２は、図１の回路素子の断面構造を模式的に示す断面図である。回路素子１０は、たとえば、シリコンキャパシタまたはシリコンコンデンサである。
（【００１１】以降は省略されています）

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