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公開番号
2024036174
公報種別
公開特許公報(A)
公開日
2024-03-15
出願番号
2022140941
出願日
2022-09-05
発明の名称
回路素子
出願人
株式会社東芝
代理人
弁理士法人鈴榮特許綜合事務所
主分類
H01G
4/33 20060101AFI20240308BHJP(基本的電気素子)
要約
【課題】高周波領域における容量低下が改善された回路素子を提供することである。
【解決手段】回路素子は、シリコン基板と、下部電極と、誘電体膜と、上部電極とを有する。下部電極は、ドーピング処理によりシリコン基板の主面に形成されている。誘電体膜は、下部電極上に形成されている。上部電極は、誘電体膜上に形成されている。上部電極は、スリットを有する。
【選択図】図1
特許請求の範囲
【請求項1】
シリコン基板と、
ドーピング処理により前記シリコン基板の主面に形成された下部電極と、
前記下部電極上に形成された誘電体膜と、
前記誘電体膜上に形成された上部電極とを有し、
前記上部電極は、スリットを有する、
回路素子。
続きを表示(約 740 文字)
【請求項2】
前記下部電極に電気的に接続された第1のパッドと、
前記上部電極に電気的に接続された第2のパッドとをさらに有し、
前記上部電極の外形形状は、前記第1のパッドと前記第2のパッドの間に長辺が延在する長方形である、
請求項1に記載の回路素子。
【請求項3】
前記スリットは、前記上部電極の辺に沿って延在する、
請求項2に記載の回路素子。
【請求項4】
前記スリットが延在する前記上部電極の辺の長さLと、前記スリットの長さSは、0.5<S/L≦1.0を満足する、
請求項3に記載の回路素子。
【請求項5】
前記スリットは、前記上部電極の長辺に沿って延在する、
請求項3に記載の回路素子。
【請求項6】
前記スリットは、前記上部電極の短辺に沿って延在する、
請求項3に記載の回路素子。
【請求項7】
前記スリットは、前記上部電極の辺に対して斜めに延在する、
請求項2に記載の回路素子。
【請求項8】
前記シリコン基板と前記下部電極と前記誘電体膜は、複数のトレンチを有し、
前記誘電体膜と前記上部電極の間に介在し、前記複数のトレンチを埋める導電層をさらに有する、
請求項2に記載の回路素子。
【請求項9】
前記スリットは、前記複数のトレンチの間に延在する、
請求項8に記載の回路素子。
【請求項10】
前記上部電極は、前記上部電極の辺に沿って延在する複数のスリットを有する、
請求項2に記載の回路素子。
(【請求項11】以降は省略されています)
発明の詳細な説明
【技術分野】
【0001】
本発明の実施形態は、回路素子に関する。
続きを表示(約 1,900 文字)
【背景技術】
【0002】
回路素子、たとえば、シリコンキャパシタまたはシリコンコンデンサは、半導体プロセスを用いることにより、表面積を増やして単位面積当たりの静電容量を大きくでき、大容量化が可能となる特長を有している。
【0003】
一方、シリコンキャパシタは、積層セラミックキャパシタと比較して、高周波領域において容量低下が生じるという難点も有している。
【先行技術文献】
【特許文献】
【0004】
特許第6697676号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明が解決しようとする課題は、高周波領域における容量低下が改善された回路素子を提供することである。
【課題を解決するための手段】
【0006】
実施形態の回路素子は、シリコン基板と、下部電極と、誘電体膜と、上部電極とを有する。下部電極は、ドーピング処理によりシリコン基板の主面に形成されている。誘電体膜は、下部電極上に形成されている。上部電極は、誘電体膜上に形成されている。上部電極は、スリットを有する。
【0007】
実施形態の別の回路素子は、シリコン基板と、下部電極と、誘電体膜と、複数の上部電極とを有する。下部電極は、ドーピング処理によりシリコン基板の主面に形成されている。誘電体膜は、下部電極上に形成されている。複数の上部電極は、誘電体膜上に互いに離間して形成されている。
【図面の簡単な説明】
【0008】
図1は、第1の実施形態に係る回路素子の構造を模式的に示す分解斜視図である。
図2は、図1の回路素子の断面構造を模式的に示す断面図である。
図3は、図1の回路素子の内部電極の形状を示す平面図である。
図4は、図3に示す形状の内部電極を有する回路素子の下部電極における電流密度分布を示す図である。
図5は、比較例に係る回路素子の内部電極の形状を示す平面図である。
図6は、図5に示す形状の内部電極を有する回路素子の下部電極における電流密度分布を示す図である。
図7は、第1の実施形態に係る回路素子と比較例に係る回路素子におけるキャパシタの静電容量値の周波数特性を示すグラフである。
図8は、第1の実施形態に係る回路素子と比較例に係る回路素子におけるキャパシタのインピーダンスと等価直列抵抗の周波数特性を示すグラフである。
図9は、第1の実施形態に係る回路素子において、スリットの長さと内部電極の長さの比に対する容量維持率と等価直列抵抗の特性を示すグラフである。
図10は、第1の実施形態の変形例1に係る回路素子の内部電極の形状を示す平面図である。
図11は、第1の実施形態の変形例2に係る回路素子の内部電極の形状を示す平面図である。
図12は、第1の実施形態の変形例3に係る回路素子の内部電極の形状を示す平面図である。
図13は、第1の実施形態の変形例4に係る回路素子の内部電極の形状を示す平面図である。
図14は、第1の実施形態の変形例5に係る回路素子の内部電極の形状を示す平面図である。
図15は、第1の実施形態の変形例6に係る回路素子の内部電極の形状を示す平面図である。
図16は、第1の実施形態の変形例7に係る回路素子の内部電極の形状を示す平面図である。
図17は、第1の実施形態の変形例8に係る回路素子の内部電極の形状を示す平面図である。
図18は、第2の実施形態に係る回路素子の内部電極の形状を示す平面図である。
図19は、第2の実施形態に係る回路素子の下部電極における電流密度分布を示す図である。
図20は、第2の実施形態の変形例に係る回路素子の内部電極の形状を示す平面図である。
【発明を実施するための形態】
【0009】
以下、図面を参照して本発明に係る実施形態について説明する。
【0010】
[第1の実施形態]
まず、図1と図2を参照して、第1の実施形態に係る回路素子の構造について説明する。図1は、第1の実施形態に係る回路素子10の構造を模式的に示す分解斜視図である。図2は、図1の回路素子の断面構造を模式的に示す断面図である。回路素子10は、たとえば、シリコンキャパシタまたはシリコンコンデンサである。
(【0011】以降は省略されています)
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