特許ウォッチ

公開番号2024027795
公報種別公開特許公報(A)
公開日2024-03-01
出願番号2022130896
出願日2022-08-19
発明の名称半導体装置
出願人株式会社ソシオネクスト
代理人個人,個人
主分類H01L 21/822 20060101AFI20240222BHJP(基本的電気素子)
要約【課題】電源端子の配置密度が互いに異なる領域において、電源電圧を供給する回路への電源供給能力に差が生じることを抑制する。
【解決手段】半導体装置は、第1電源線と、第2電源線と、第1電源線に接続された複数の第1電源端子が、平面視で第1密度で配置された第1領域と、第1電源線に接続された複数の第2電源端子が、平面視で第1密度より低い第2密度で配置された第2領域とを有する回路領域と、第1領域に設けられ、第1電源線を第2電源線に接続する複数の第1電源スイッチ回路と、第2領域に設けられ、第1電源線を第2電源線に接続する複数の第2電源スイッチ回路と、を有し、第1電源線および第2電源スイッチ回路を含む回路による第2電源線への第2電源供給能力は、第1電源線および第1電源スイッチ回路を含む回路による第2電源線への第1電源供給能力より高い。
【選択図】図3
特許請求の範囲【請求項１】
第１電源線と、
第２電源線と、
前記第１電源線に接続された複数の第１電源端子が、平面視で第１密度で配置された第１領域と、前記第１電源線に接続された複数の第２電源端子が、平面視で前記第１密度より低い第２密度で配置された第２領域とを有する回路領域と、
前記第１領域に設けられ、前記第１電源線を前記第２電源線に接続する複数の第１電源スイッチ回路と、
前記第２領域に設けられ、前記第１電源線を前記第２電源線に接続する複数の第２電源スイッチ回路と、
を有し、
前記第１電源線および前記第２電源スイッチ回路を含む回路による前記第２電源線への第２電源供給能力は、前記第１電源線および前記第１電源スイッチ回路を含む回路による前記第２電源線への第１電源供給能力より高い
半導体装置。
続きを表示（約 830 文字）【請求項２】
前記複数の第１電源スイッチ回路の各々は、前記第１電源線を前記第２電源線に接続する第１トランジスタを有し、
前記複数の第２電源スイッチ回路の各々は、前記第１電源線を前記第２電源線に接続する第２トランジスタを有し、
前記第２トランジスタのサイズは、前記第１トランジスタのサイズより大きい
請求項１に記載の半導体装置。
【請求項３】
前記複数の第１電源スイッチ回路の各々と、前記複数の第２電源スイッチ回路の各々とは、互いに同じ回路構成であり、
前記複数の第２電源スイッチ回路の配置密度は、前記複数の第１電源スイッチ回路の配置密度より高い
請求項１に記載の半導体装置。
【請求項４】
前記第２領域に配線される前記第１電源線の幅は、前記第１領域に配線される前記第１電源線の幅より太い
請求項１に記載の半導体装置。
【請求項５】
前記第２領域に配線される前記第１電源線の配置密度は、前記第１領域に配線される前記第１電源線の配置密度より高い
請求項１に記載の半導体装置。
【請求項６】
前記第２領域に配線される前記第１電源線の配置ピッチは、前記第１領域に配線される前記第１電源線の配置ピッチより小さい
請求項５に記載の半導体装置。
【請求項７】
前記第２領域に配線される前記第１電源線の数は、前記第１領域に配線される前記第１電源線の数より多い
請求項５に記載の半導体装置。
【請求項８】
前記第１領域における前記複数の第１電源端子の配置密度と前記第１電源供給能力との積で示される第１パラメータは、前記第２領域における前記複数の第２電源端子の配置密度と前記第２電源供給能力との積で示される第２パラメータと等しい
請求項１ないし請求項６のいずれか１項に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
半導体装置のスタンダードセル領域などに、電源電圧の供給のオン／オフを切り替える電源スイッチ回路を設け、低消費電力を図る技術がある。複数種の電源スイッチ回路を設け、電源スイッチ回路を順次オンすることで、急激な電源電圧の供給により供給元の電源電圧が低下するラッシュ電流（突入電流）を抑制する技術がある。
【先行技術文献】
【特許文献】
【０００３】
特開２０１１－２４３７９４号公報
特開２０２０－００４７６３号公報
特開２０１０－２８３２６９号公報
米国特許第８３９０３３１号明細書
国際公開第２０１７／２０８８８８号
特開２０１０－１５３５３５号公報
特開２００５－２８６０８２号公報
特開２０１８－１９０７６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
大規模な回路領域に複数の電源スイッチ回路を配置する場合、電源電圧の供給を受ける電源端子から複数の電源スイッチ回路までの配線抵抗に差が生じると、抵抗値の高い箇所においてＩＲドロップが生じることがある。また、電源端子がバンプとして設けられる半導体装置において、電源端子の配置密度が他に比べて低い領域において、電源端子から電源スイッチ回路までの配線抵抗が増加するとＩＲドロップの程度に差が生じることがある。これにより、電源端子の配置密度が互いに異なる領域において、電源電圧を供給する回路への電源供給能力に差が生じてしまう。
【０００５】
本発明は、上記の点に鑑みてなされたもので、電源端子の配置密度が互いに異なる領域において、電源電圧を供給する回路への電源供給能力に差が生じることを抑制することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様では、半導体装置は、第１電源線と、第２電源線と、前記第１電源線に接続された複数の第１電源端子が、平面視で第１密度で配置された第１領域と、前記第１電源線に接続された複数の第２電源端子が、平面視で前記第１密度より低い第２密度で配置された第２領域とを有する回路領域と、前記第１領域に設けられ、前記第１電源線を前記第２電源線に接続する複数の第１電源スイッチ回路と、前記第２領域に設けられ、前記第１電源線を前記第２電源線に接続する複数の第２電源スイッチ回路と、を有し、前記第１電源線および前記第２電源スイッチ回路を含む回路による前記第２電源線への第２電源供給能力は、前記第１電源線および前記第１電源スイッチ回路を含む回路による前記第２電源線への第１電源供給能力より高い。
【発明の効果】
【０００７】
開示の技術によれば、電源端子の配置密度が互いに異なる領域において、電源電圧を供給する回路への電源供給能力に差が生じることを抑制することができる。
【図面の簡単な説明】
【０００８】
第１の実施形態における半導体装置のレイアウトの一例を示す図である。
図１のスタンダードセルブロックに配置される回路の概要を示す回路ブロック図である。
図１のスタンダードセルブロックのレイアウトの概要を示す平面図である。
図２の電源スイッチ回路ＰＳＷのレイアウトの一例を示す平面図である。
図４のＸ１－Ｘ１'線に沿う断面を示す断面図である。
図４のＹ１－Ｙ１'線に沿う断面を示す断面図である。
図２の電源スイッチ回路ＬＰＳＷのレイアウトの一例を示す平面図である。
第２の実施形態におけるスタンダードセルブロックのレイアウトの概要を示す平面図である。
第３の実施形態におけるスタンダードセルブロックのレイアウトの概要を示す平面図である。
第４の実施形態におけるスタンダードセルブロックのレイアウトの概要を示す平面図である。
第５の実施形態におけるスタンダードセルブロックのレイアウトの概要を示す平面図である。
【発明を実施するための形態】
【０００９】
以下、図面を用いて実施形態を説明する。以下では、信号を示す符号は、信号値、信号線または信号端子を示す符号としても使用される。電源電圧を示す符号は、電源電圧が供給される電源線または電源端子を示す符号としても使用される。
【００１０】
（第１の実施形態）
図１は、第１の実施形態における半導体装置のレイアウトの一例を示す。例えば、図１に示す半導体装置ＳＥＭは、ＳｏＣ（System on Chip）でもよく、単体のＦＰＧＡ（Field-Programmable Gate Array）またはＡＳＩＣ（Application Specific Integrated Circuit）等でもよい。
（【００１１】以降は省略されています）

関連特許