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公開番号2024025525
公報種別公開特許公報(A)
公開日2024-02-26
出願番号2022129034
出願日2022-08-12
発明の名称半導体装置
出願人ローム株式会社
代理人個人,個人
主分類H01L 29/78 20060101AFI20240216BHJP(基本的電気素子)
要約【課題】半導体装置の耐圧を確保しつつ、オン抵抗を低減する。
【解決手段】半導体装置10は、半導体層12と、半導体層12に形成された複数のセルトレンチ14と、半導体層12に形成された1つまたは複数の外周トレンチ18とを備える。複数のセルトレンチ14は、第1方向に延び、平面視で第1方向と直交する第2方向に第1ピッチP1で配列された第1組のセルトレンチS1と、第2方向に延び、第1方向に第2ピッチP2で配列された第2組のセルトレンチS2とを含む。半導体層12は、第1組のセルトレンチS1が配置される第1セル領域36と、第2組のセルトレンチS2が配置される第2セル領域38とを含む。1つまたは複数の外周トレンチ18は、平面視で第1セル領域36および第2セル領域38を囲むように配置されている。第1セル領域36と第2セル領域38との間のセル間距離Dは、第1ピッチP1および第2ピッチP2のいずれよりも小さい。
【選択図】図2
特許請求の範囲【請求項1】
半導体層と、
前記半導体層に形成された複数のセルトレンチと、
前記半導体層上に形成された絶縁層と、
複数の電極であって、各々が前記複数のセルトレンチのうちの対応する1つに前記絶縁層を介して埋め込まれている、複数の電極と、
前記半導体層に形成された1つまたは複数の外周トレンチと
を備え、前記複数のセルトレンチは、
第1方向に延びるとともに、平面視で前記第1方向と直交する第2方向に第1ピッチで配列された第1組のセルトレンチと、
前記第2方向に延びるとともに、前記第1方向に第2ピッチで配列された第2組のセルトレンチと
を含み、前記半導体層は、前記第1組のセルトレンチが配置される第1セル領域と、前記第2組のセルトレンチが配置される第2セル領域とを含み、前記1つまたは複数の外周トレンチは、平面視で前記第1セル領域および前記第2セル領域を囲むように配置されており、
前記第1セル領域と前記第2セル領域との間のセル間距離は、前記第1ピッチおよび前記第2ピッチのいずれよりも小さい、半導体装置。
続きを表示(約 1,200 文字)【請求項2】
前記第1組のセルトレンチは、第1間隔で配列され、前記第2組のセルトレンチは、第2間隔で配列され、前記セル間距離は、前記第1間隔および前記第2間隔のいずれよりも小さい、請求項1に記載の半導体装置。
【請求項3】
前記セル間距離は、前記第1組のセルトレンチと、前記第2組のセルトレンチとの間の最小距離である、請求項1に記載の半導体装置。
【請求項4】
前記第1セル領域と前記第2セル領域とは、前記第2方向に並んでおり、
前記セル間距離は、前記第1組のセルトレンチのうち、最も前記第2セル領域の近くに位置する1つと、前記第2組のセルトレンチのうちの2つ以上との間の最小距離である、請求項1に記載の半導体装置。
【請求項5】
前記複数のセルトレンチは、複数のゲートトレンチを含み、
前記複数の電極は、複数のゲート電極を含み、
前記複数のゲート電極の各々は、前記複数のゲートトレンチのうちの対応する1つに前記絶縁層を介して埋め込まれている、請求項1~4のうちのいずれか一項に記載の半導体装置。
【請求項6】
前記複数の電極は、複数の第1フィールドプレート電極を含み、
前記複数の第1フィールドプレート電極の各々は、前記複数のゲートトレンチのうちの対応する1つに、前記ゲート電極から離隔されつつ前記絶縁層を介して埋め込まれている、請求項5に記載の半導体装置。
【請求項7】
前記絶縁層上に形成されたゲート配線と、前記絶縁層上に形成されるとともに前記ゲート配線から離隔されたソース配線とをさらに備え、
前記複数のゲート電極は、前記ゲート配線に電気的に接続され、
前記複数の第1フィールドプレート電極は、前記ソース配線に電気的に接続されている、請求項6に記載の半導体装置。
【請求項8】
前記複数のセルトレンチは、フィールドプレートトレンチを含み、
前記複数の電極は、前記フィールドプレートトレンチに前記絶縁層を介して埋め込まれた第2フィールドプレート電極を含み、前記フィールドプレートトレンチには、ゲート電極が埋め込まれていない、請求項5に記載の半導体装置。
【請求項9】
前記絶縁層上に形成されたゲート配線と、前記絶縁層上に形成されるとともに前記ゲート配線から離隔されたソース配線とをさらに備え、
前記複数のゲート電極は、前記ゲート配線に電気的に接続され、
前記第2フィールドプレート電極は、前記ソース配線に電気的に接続されている、請求項8に記載の半導体装置。
【請求項10】
前記第1セル領域と前記第2セル領域とは、前記第2方向に並んでおり、
前記第1組のセルトレンチのうち、最も前記第2セル領域の近くに位置するセルトレンチは、前記フィールドプレートトレンチである、請求項8に記載の半導体装置。
(【請求項11】以降は省略されています)

発明の詳細な説明【技術分野】
【0001】
本開示は、半導体装置に関する。
続きを表示(約 2,000 文字)【背景技術】
【0002】
半導体装置の耐圧を向上させるために、素子部の周りに複数のガードリングトレンチを設けることが知られている。
例えば、特許文献1の半導体装置は、素子部および素子部の周囲の外周部を有する半導体層と、素子部に形成された半導体素子構造と、外周部に形成された複数のガードリングトレンチとを含んでいる。
【先行技術文献】
【特許文献】
【0003】
特開2020-136472号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体装置の耐圧を向上させるためにガードリングトレンチなどの外周構造をチップ上に設けると、半導体装置のアクティブ領域のチップ上における占有率が低下する。これは、半導体装置の性能(例えば、オン抵抗)に影響を及ぼし得る。
【課題を解決するための手段】
【0005】
本開示の一態様による半導体装置は、半導体層と、前記半導体層に形成された複数のセルトレンチと、前記半導体層上に形成された絶縁層と、複数の電極であって、各々が前記複数のセルトレンチのうちの対応する1つに前記絶縁層を介して埋め込まれている、複数の電極と、前記半導体層に形成された1つまたは複数の外周トレンチとを備えている。前記複数のセルトレンチは、第1方向に延びるとともに、平面視で前記第1方向と直交する第2方向に第1ピッチで配列された第1組のセルトレンチと、前記第2方向に延びるとともに、前記第1方向に第2ピッチで配列された第2組のセルトレンチとを含む。前記半導体層は、前記第1組のセルトレンチが配置される第1セル領域と、前記第2組のセルトレンチが配置される第2セル領域とを含む。前記1つまたは複数の外周トレンチは、平面視で前記第1セル領域および前記第2セル領域を囲むように配置されている。前記第1セル領域と前記第2セル領域との間のセル間距離は、前記第1ピッチおよび前記第2ピッチのいずれよりも小さい。
【発明の効果】
【0006】
本開示の半導体装置によれば、半導体装置の耐圧を確保しつつ、オン抵抗を低減することができる。
【図面の簡単な説明】
【0007】
図1は、一実施形態に係る例示的な半導体装置の概略平面図である。
図2は、図1に示す半導体装置の半導体層に形成されたトレンチの配置を示す概略平面図である。
図3は、図2のF3-F3線に沿った半導体装置の概略断面図である。
図4は、図2のF4で示す領域の半導体装置の拡大図である。
図5は、図4のF5-F5線に沿った半導体装置の概略断面図である。
図6は、実験例の半導体装置の降伏電圧を示すグラフである。
図7は、第1変更例に係る例示的な半導体装置の概略平面図である。
図8は、図7に示す半導体装置の半導体層に形成されたトレンチの配置を示す概略平面図である。
図9は、第2変更例に係る例示的な半導体装置の概略平面図である。
図10は、図9に示す半導体装置の半導体層に形成されたトレンチの配置を示す概略平面図である。
【発明を実施するための形態】
【0008】
以下、添付図面を参照して本開示の半導体装置のいくつかの実施形態を説明する。なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
【0009】
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
【0010】
(半導体装置の平面レイアウト)
図1は、一実施形態に係る例示的な半導体装置10の概略平面図である。半導体装置10は、例えばトレンチゲート構造を有する金属絶縁膜半導体電界効果トランジスタ(MISFET)であってよい。半導体装置10は、半導体層12と、半導体層12に形成された複数のセルトレンチ14と、半導体層12上に形成された絶縁層16とを含む。図1に示される互いに直交するXYZ軸のZ軸方向は、半導体層12の面と直交する方向である。なお、本明細書において使用される「平面視」という用語は、明示的に別段の記載がない限り、Z軸方向に沿って上方から半導体装置10を視ることをいう。
(【0011】以降は省略されています)

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