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公開番号2024019722
公報種別公開特許公報(A)
公開日2024-02-09
出願番号2023222797,2022151045
出願日2023-12-28,2019-02-20
発明の名称メモリ及びメモリをプログラムする方法
出願人長江存儲科技有限責任公司,Yangtze Memory Technologies Co.,Ltd.
代理人個人
主分類G11C 11/56 20060101AFI20240202BHJP(情報記憶)
要約【課題】リテンションエラーを低減するようにメモリシステムをプログラムする方法等を提供する。
【解決手段】メモリシステムは複数のメモリセルを含み、メモリセルはマルチレベルセルである。メモリシステムは、メモリセルをプログラムするためプログラム動作を実行する。各プログラム動作の後、メモリセルの閾値電圧が検証電圧よりも大きいかどうかを判定するために、少なくとも1つの閾値電圧試験が実行される。第1のメモリセルの閾値電圧が第1の検証電圧よりも大きいと判定された場合、第1のメモリセルは、次のプログラム動作中にプログラムされることが抑制される。第2のメモリセルの閾値電圧が第2の検証電圧よりも新たに大きくなると判定されたときに、第2の検証電圧が第1の検証電圧よりも大きい場合、第2のメモリセルは、次のプログラム動作中に再びプログラムされる。
【選択図】図2
特許請求の範囲【請求項１】
メモリをプログラムする方法であって、
前記メモリは複数のメモリセルを備え、
前記方法は、
前記複数のメモリセルをプログラムするために複数のプログラム動作を実行することと、
前記複数のプログラム動作の各々の後に、前記複数のメモリセルの閾値電圧が少なくとも１つの検証電圧よりも大きいかどうかを判定するために少なくとも１つの閾値電圧試験を実行することと、を含み、
前記少なくとも１つの閾値電圧試験を実行することは、
第１のメモリセルにおいて、所定のプログラミング状態よりも低いプログラミング状態に対応する第１の検証電圧を用いた第１の検証電圧試験を実行することと、
第２のメモリセルにおいて、所定のプログラミング状態以上のプログラミング状態に対応する第２の検証電圧を用いた第２の検証電圧試験を実行することと、
前記第１のメモリセルの閾値電圧が前記第１の検証電圧よりも大きいと判定されたことに応じて、次のプログラム動作の間、前記第１のメモリセルがプログラムされることを抑制することと、
所定回数のプログラム動作が実行され、前記第２のメモリセルの閾値電圧が前記第２の検証電圧よりも大きいと判定されたことに応じて、前記第２のメモリセルに対する追加のプログラム動作の間、前記第２のメモリセルのプログラミングを継続することと、を含む、
方法。
続きを表示（約 1,600 文字）【請求項２】
前記メモリは、３ＤＮＡＮＤメモリを含む、
請求項１に記載の方法。
【請求項３】
前記複数のメモリセルは、クアッドレベルセル（ＱＬＣ）又はトリプルレベルセル（ＴＬＣ）を含む、
請求項１に記載の方法。
【請求項４】
前記複数のメモリセルをプログラムするための前記複数のプログラム動作は、前記第１のメモリセル及び前記第２のメモリセルの両方に結合された１つのワード線を介して、プログラム電圧を供給することによって実行される
請求項１に記載の方法。
【請求項５】
前記所定回数のプログラム動作が実行される前に、前記第２のメモリセルの前記閾値電圧が前記第２の検証電圧よりも大きいと判定されたことに応じて、前記第２のメモリセルに対する追加のプログラム動作中に前記第２のメモリセルがプログラムされることを抑制することをさらに含む、
請求項１に記載の方法。
【請求項６】
対応する閾値電圧試験に合格していないメモリセルが目標数より多い場合、次のプログラム動作を実行することをさらに含む、
請求項１に記載の方法。
【請求項７】
前記複数のプログラム動作のうちの第１のプログラム動作中に、前記複数のメモリセルをプログラムするための第１のプログラムパルスを生成することと、
前記複数のプログラム動作のうちの、前記第１のプログラム動作の後の第２のプログラム動作中に、前記複数のメモリセルをプログラムするための第２のプログラムパルスを生成することと、をさらに含み、
前記第２のプログラムパルスは、前記第１のプログラムパルスよりも電圧が大きい、
請求項１に記載の方法。
【請求項８】
最大数のプログラム動作が実行されたことに応じて、プログラムが失敗したと判定し、
最大数のプログラム動作が実行されていないことに応じて、次のプログラム動作の実行を継続すること、をさらに含む、
請求項１に記載の方法。
【請求項９】
少なくとも１つのワード線に結合された複数のメモリセルと、
前記少なくとも１つのワード線に結合された制御回路であって、
前記少なくとも１つのワード線を介してプログラム電圧を提供することによって前記複数のメモリセルをプログラムするために複数のプログラム動作を実行することと、
前記複数のプログラム動作の各々の後に前記複数のメモリセルの閾値電圧が少なくとも１つの検証電圧よりも大きいかどうかを判定するために少なくとも１つの閾値電圧試験を実行することと、を行うように構成された制御回路と、を備え、
前記制御回路は、
第１のメモリセルにおいて、所定のプログラミング状態よりも低いプログラミング状態に対応する第１の検証電圧を用いた第１の検証電圧試験を実行することと、
第２のメモリセルにおいて、所定のプログラミング状態以上のプログラミング状態に対応する第２の検証電圧を用いた第２の検証電圧試験を実行することと、
前記第１のメモリセルの閾値電圧が前記第１の検証電圧よりも大きいと判定されたことに応じて、次のプログラム動作の間、前記第１のメモリセルがプログラムされることを抑制し、
所定回数のプログラム動作が実行され、前記第２のメモリセルの閾値電圧が前記第２の検証電圧よりも大きい判定されたことに応じて、前記第２のメモリセルに対する追加のプログラム動作中に前記第２のメモリセルのプログラミングを継続するようにさらに構成されている、
メモリ。
【請求項１０】
前記メモリは、３ＤＮＡＮＤメモリを含む、
請求項９に記載のメモリ。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、メモリをプログラムする方法に関し、より詳細には、リテンションエラーを低減するようにメモリをプログラムする方法に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、ノートブック、携帯電話、およびハードドライブを含む多くの分野で広く使用されている不揮発性記憶媒体の一種である。しかしながら、ＮＡＮＤ型フラッシュメモリに格納されたデータは、常に安定して固定されているとは限らない。例えば、フラッシュメモリセルが時間とともに電荷を失うと、フラッシュメモリセルに格納されたデータが変化して無効になる可能性がある。リテンションエラーは、フラッシュメモリセルがマルチレベルセル（ＭＬＣ）である場合、さらに有害になる。
【０００３】
リテンションエラーを引き起こす原因の１つは瞬時（または初期）閾値電圧（Ｖｔ）シフト（ＩＶＳ）と呼ばれ、それは、プログラム動作によって上昇した閾値電圧がプログラム動作後の短期間内に低下する可能性があることを意味する。場合によっては、ＩＶＳは２００ｍＶ～３００ｍＶもの大きさの場合がある。この場合、読み出しマージンが減少し、一部のフラッシュメモリセルに格納されたデータが無効になる可能性がある。
【発明の概要】
【０００４】
本発明の一実施形態は、メモリをプログラムする方法を開示する。メモリは、複数のメモリセルを含み、複数のメモリセルはマルチレベルセル（ＭＬＣ）である。
【０００５】
方法は、複数のメモリセルをプログラムするために複数のプログラム動作を実行することと、複数のプログラム動作の各々の後に、複数のメモリセルの閾値電圧が少なくとも１つの検証電圧よりも大きいかどうかを判定するために少なくとも１つの閾値電圧試験を実行することと、第１のメモリセルの閾値電圧が所定のプログラミング状態よりも低いプログラミング状態に対応する検証電圧よりも大きいと判定された場合、次のプログラム動作中に第１のメモリセルがプログラムされることを抑制することと、第２のメモリセルの閾値電圧が所定のプログラミング状態以上のプログラミング状態に対応する検証電圧よりも新たに大きくなると判定された場合、次のプログラム動作中に第２のメモリセルをプログラムし続けることとを含む。
【０００６】
本発明の別の実施形態は、メモリをプログラムする方法を開示する。メモリは、複数のメモリセルを含み、複数のメモリセルはマルチレベルセル（ＭＬＣ）である。
【０００７】
本方法は、複数のメモリセルをプログラムするために複数のプログラム動作を実行することと、複数のプログラム動作の各々の後に、複数のメモリセルの閾値電圧が少なくとも１つの検証電圧よりも大きいかどうかを判定するために少なくとも１つの閾値電圧試験を実行することと、第１のメモリセルの閾値電圧が第１の検証電圧よりも大きいと判定された場合に、次のプログラム動作中に第１のメモリセルがプログラムされることを抑制することと、所定回数のプログラム動作が実行された後に、後続の閾値電圧試験において試験されるべき検証電圧を増加させることと、を含む。
【０００８】
本発明の別の実施形態は、メモリをプログラムする方法を開示する。メモリは、複数のメモリセルを含み、複数のメモリセルはマルチレベルセル（ＭＬＣ）である。
【０００９】
本方法は、複数のメモリセルをプログラムするために複数のプログラム動作を実行することと、複数のプログラム動作の各々の後に、複数のメモリセルの閾値電圧が少なくとも１つの検証電圧よりも大きいかどうかを判定するために少なくとも１つの閾値電圧試験を実行することと、第１のメモリセルの閾値電圧が第１の検証電圧よりも大きいと判定された場合に、次のプログラム動作中に第１のメモリセルがプログラムされることを抑制することと、複数のメモリセルの目標プログラミング状態に対応する閾値電圧試験が実行された後に、複数のメモリセルのすべてのプログラミング状態に対応する後続の閾値電圧試験において試験されるべき検証電圧を増加させることと、を含む。
【００１０】
本発明の別の実施形態は、メモリを開示する。メモリは、少なくとも１つのワード線に結合された複数のメモリセルと、少なくとも１つのワード線に結合された制御回路とを含む。複数のメモリセルは、マルチレベルセル（ＭＬＣ）である。
（【００１１】以降は省略されています）

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