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公開番号2023174214
公報種別公開特許公報(A)
公開日2023-12-07
出願番号2022086950
出願日2022-05-27
発明の名称半導体装置
出願人ローム株式会社
代理人個人
主分類H01L 23/48 20060101AFI20231130BHJP(基本的電気素子)
要約【課題】内部インダクタンスの低減を図った半導体装置を提供する。
【解決手段】半導体装置A1は、素子主面2aを有するスイッチング素子2と、複数のリード1と、複数の接合層3と、封止樹脂4と、を備える。スイッチング素子2は、各々が素子主面2aに形成された第1電極21、第2電極22および第3電極23を有する。複数のリード1は、第1リード11、第2リード12および第3リード13を含む。複数の接合層3は、第1リード11と第1電極21とを接合する第1接合層31、第2リード12と第2電極21とを接合する第2接合層32、および、第3リード13と第3電極23とを接合する第3接合層33を含む。封止樹脂4は、素子主面2aと同じ方向を向く樹脂第1面41を有する。第1リード11、第2リード12および第3リード13はそれぞれ、樹脂第1面41において露出する第1端子部113、第2端子部123、第3端子部133を含む。
【選択図】図8
特許請求の範囲【請求項１】
厚さ方向の一方を向く素子主面を有するスイッチング素子と、
互いに離間し、各々が前記厚さ方向において前記素子主面に対向する複数のリードと、
各々が前記スイッチング素子と前記複数のリードとの間に個別に介在する複数の接合層と、
前記複数のリードの一部ずつを露出させつつ、前記スイッチング素子および前記複数の接合層の各々を覆う封止樹脂と、
を備え、
前記スイッチング素子は、各々が前記素子主面に形成された第１電極、第２電極および第３電極を有し、
前記複数のリードは、前記第１電極に導通する第１リード、前記第２電極に導通する第２リード、および、前記第３電極に導通する第３リードを含み、
前記複数の接合層は、前記第１リードと前記第１電極とを接合する少なくとも１つの第１接合層、前記第２リードと前記第２電極とを接合する少なくとも１つの第２接合層、および、前記第３リードと前記第３電極とを接合する少なくとも１つの第３接合層を含み、
前記封止樹脂は、前記素子主面と同じ方向を向く樹脂第１面を有し、
前記第１リードは、前記樹脂第１面において露出する第１端子部を含み、
前記第２リードは、前記樹脂第１面において露出する第２端子部を含み、
前記第３リードは、前記樹脂第１面において露出する第３端子部を含む、半導体装置。
続きを表示（約 1,200 文字）【請求項２】
前記第１電極は、前記素子主面において互いに離間する複数の第１パッド部を含み、
前記第２電極は、前記素子主面において互いに離間する複数の第２パッド部を含み、
前記複数の第１パッド部と前記複数の第２パッド部とは、前記厚さ方向に直交する第１方向において、交互に配列される、請求項１に記載の半導体装置。
【請求項３】
前記複数の第１パッド部の各々および前記複数の第２パッド部の各々は、前記厚さ方向に見て、前記厚さ方向および前記第１方向に直交する第２方向に延びる帯状である、請求項２に記載の半導体装置。
【請求項４】
前記第３電極は、前記素子主面において複数の第１パッド部および複数の第２パッド部から離間する第３パッド部を含み、
前記第３パッド部は、前記複数の第１パッド部および前記複数の第２パッド部のうちの前記第１方向の少なくとも一方側において最も外側に配置されたものに対して、前記第２方向の一方側に位置する、請求項３に記載の半導体装置。
【請求項５】
前記第１リードは、前記厚さ方向に見て前記第２方向に延びる複数の第１帯状部を有し、
前記少なくとも１つの第１接合層は、複数の第１接合層を含み、
前記複数の第１帯状部は、前記複数の第１接合層により、前記複数の第１パッド部にそれぞれ個別に接合される、請求項３に記載の半導体装置。
【請求項６】
前記複数の第１帯状部の各々は、前記厚さ方向の両側において前記封止樹脂に覆われている、請求項５に記載の半導体装置。
【請求項７】
前記第２リードは、前記厚さ方向に見て前記第２方向に延びる複数の第２帯状部を有し、
前記少なくとも１つの第２接合層は、複数の第２接合層を含み、
前記複数の第２帯状部は、前記複数の第２接合層により、前記複数の第２パッド部にそれぞれ個別に接合される、請求項５に記載の半導体装置。
【請求項８】
前記複数の第２帯状部の各々は、前記厚さ方向の両側において前記封止樹脂に覆われている、請求項７に記載の半導体装置。
【請求項９】
前記スイッチング素子は、素子本体を含み、
前記封止樹脂は、前記厚さ方向において前記樹脂第１面と反対側を向く樹脂第２面と、前記樹脂第２面に形成された開口と、を有し、
前記素子本体は、前記開口から露出する、請求項１ないし請求項８のいずれか一項に記載の半導体装置。
【請求項１０】
前記素子本体は、基板と、前記厚さ方向において前記基板に対して前記素子主面側に位置し、かつ前記第１電極、前記第２電極および前記第３電極に導通する半導体層と、を有し、
前記基板は、前記厚さ方向において、前記樹脂第２面と同じ方向を向く基面を有し、
前記基面は、前記開口から露出する、請求項９に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 3,000 文字）【背景技術】
【０００２】
従来、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などの半導体素子を備える半導体装置が知られている。たとえば、特許文献１には、従来の半導体装置が開示されている。特許文献１に記載の半導体装置は、複数のリードと、半導体素子と、複数のワイヤと、を備える。複数のリードは、半導体素子を支持するとともに、半導体素子と導通している。半導体素子は、トランジスタである。半導体素子は、複数のリードのいずれかに搭載される。複数のワイヤはそれぞれ、半導体素子と複数のリードのいずれかとに接合される。このような構成では、半導体素子は、ワイヤを介して、複数のリードのいずれかに導通する。
【先行技術文献】
【特許文献】
【０００３】
特開２０１７－２０１６７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体素子のスイッチング時にサージ電圧が発生することがある。発生したサージ電圧が半導体素子の耐電圧を超えると、半導体素子が劣化し破損に至るおそれがある。サージ電圧は、半導体装置の内部インダクタンスが大きいほど大きくなるため、サージ電圧の低減には、半導体装置の内部インダクタンスを低減させることが望ましい。特許文献１に記載の半導体装置においては、内部インダクタンスを低減する上で、未だ改善の余地があった。
【０００５】
本開示は、上記事情に鑑みて考え出されたものであり、その目的は、内部インダクタンスの低減を図った半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本開示によって提供される半導体装置は、厚さ方向の一方を向く素子主面を有するスイッチング素子と、互いに離間し、各々が前記厚さ方向において前記素子主面に対向する複数のリードと、各々が前記スイッチング素子と前記複数のリードとの間に個別に介在する複数の接合層と、前記複数のリードの一部ずつを露出させつつ、前記スイッチング素子および前記複数の接合層の各々を覆う封止樹脂と、を備え、前記スイッチング素子は、各々が前記素子主面に形成された第１電極、第２電極および第３電極を有し、前記複数のリードは、前記第１電極に導通する第１リード、前記第２電極に導通する第２リード、および、前記第３電極に導通する第３リードを含み、前記複数の接合層は、前記第１リードと前記第１電極とを接合する少なくとも１つの第１接合層、前記第２リードと前記第２電極とを接合する少なくとも１つの第２接合層、および、前記第３リードと前記第３電極とを接合する少なくとも１つの第３接合層を含み、前記封止樹脂は、前記素子主面と同じ方向を向く樹脂第１面を有し、前記第１リードは、前記樹脂第１面において露出する第１端子部を含み、前記第２リードは、前記樹脂第１面において露出する第２端子部を含み、前記第３リードは、前記樹脂第１面において露出する第３端子部を含む。
【発明の効果】
【０００７】
本開示の半導体装置によれば、内部インダクタンスを低減することができる。
【図面の簡単な説明】
【０００８】
図１は、第１実施形態にかかる半導体装置を示す平面図である。
図２は、図１の平面図において、封止樹脂を想像線で示した図である。
図３は、図２の平面図において、半導体素子を想像線で示した図である。
図４は、第１実施形態にかかる半導体装置を示す底面図である。
図５は、第１実施形態にかかる半導体装置を示す正面図である。
図６は、第１実施形態にかかる半導体装置を示す背面図である。
図７は、図２のＶＩＩ－ＶＩＩ線に沿う断面図である。
図８は、図２のＶＩＩＩ－ＶＩＩＩ線に沿う断面図である。
図９は、図２のＩＸ－ＩＸ線に沿う断面図である。
図１０は、図２のＸ－Ｘ線に沿う断面図である。
図１１は、図２のＸＩ－ＸＩ線に沿う断面図である。
図１２は、第２実施形態にかかる半導体装置を示す平面図である。
図１３は、第２実施形態にかかる半導体装置を示す断面図であって、図８の断面に対応する。
図１４は、第２実施形態の第１変形例にかかる半導体装置を示す断面図であって、図８の断面に対応する。
図１５は、第２実施形態の第２変形例にかかる半導体装置を示す平面図である。
図１６は、第２実施形態の第２変形例にかかる半導体装置を示す断面図であって、図８の断面に対応する。
図１７は、第２実施形態の第３変形例にかかる半導体装置を示す断面図であって、図８の断面に対応する。
図１８は、第３実施形態にかかる半導体装置を示す平面図であって、封止樹脂を想像線で示した図である。
図１９は、第３実施形態にかかる半導体装置を示す底面図である。
図２０は、図１８のＸＸ－ＸＸ線に沿う断面図であって、図１０の断面に対応する。
図２１は、図１８のＸＸＩ－ＸＸＩ線に沿う断面図であって、図１１の断面に対応する。
【発明を実施するための形態】
【０００９】
本開示の半導体装置の好ましい実施の形態について、図面を参照して、以下に説明する。以下では、同一あるいは類似の構成要素に、同じ符号を付して、重複する説明を省略する。本開示における「第１」、「第２」、「第３」等の用語は、単にラベルとして用いたものであり、必ずしもそれらの対象物に順列を付することを意図していない。
【００１０】
本開示において、「ある物Ａがある物Ｂに形成されている」および「ある物Ａがある物Ｂ（の）上に形成されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接形成されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに形成されていること」を含む。同様に、「ある物Ａがある物Ｂに配置されている」および「ある物Ａがある物Ｂ（の）上に配置されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接配置されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに配置されていること」を含む。同様に、「ある物Ａがある物Ｂ（の）上に位置している」とは、特段の断りのない限り、「ある物Ａがある物Ｂに接して、ある物Ａがある物Ｂ（の）上に位置していること」、および、「ある物Ａとある物Ｂとの間に他の物が介在しつつ、ある物Ａがある物Ｂ（の）上に位置していること」を含む。また、「ある方向に見てある物Ａがある物Ｂに重なる」とは、特段の断りのない限り、「ある物Ａがある物Ｂのすべてに重なること」、および、「ある物Ａがある物Ｂの一部に重なること」を含む。また、「ある物Ａ（の材料）がある材料Ｃを含む」とは、「ある物Ａ（の材料）がある材料Ｃからなる場合」、および、「ある物Ａ（の材料）の主成分がある材料Ｃである場合」を含む。
（【００１１】以降は省略されています）

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