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公開番号2023174214
公報種別公開特許公報(A)
公開日2023-12-07
出願番号2022086950
出願日2022-05-27
発明の名称半導体装置
出願人ローム株式会社
代理人個人
主分類H01L 23/48 20060101AFI20231130BHJP(基本的電気素子)
要約【課題】内部インダクタンスの低減を図った半導体装置を提供する。
【解決手段】半導体装置A1は、素子主面2aを有するスイッチング素子2と、複数のリード1と、複数の接合層3と、封止樹脂4と、を備える。スイッチング素子2は、各々が素子主面2aに形成された第1電極21、第2電極22および第3電極23を有する。複数のリード1は、第1リード11、第2リード12および第3リード13を含む。複数の接合層3は、第1リード11と第1電極21とを接合する第1接合層31、第2リード12と第2電極21とを接合する第2接合層32、および、第3リード13と第3電極23とを接合する第3接合層33を含む。封止樹脂4は、素子主面2aと同じ方向を向く樹脂第1面41を有する。第1リード11、第2リード12および第3リード13はそれぞれ、樹脂第1面41において露出する第1端子部113、第2端子部123、第3端子部133を含む。
【選択図】図8
特許請求の範囲【請求項1】
厚さ方向の一方を向く素子主面を有するスイッチング素子と、
互いに離間し、各々が前記厚さ方向において前記素子主面に対向する複数のリードと、
各々が前記スイッチング素子と前記複数のリードとの間に個別に介在する複数の接合層と、
前記複数のリードの一部ずつを露出させつつ、前記スイッチング素子および前記複数の接合層の各々を覆う封止樹脂と、
を備え、
前記スイッチング素子は、各々が前記素子主面に形成された第1電極、第2電極および第3電極を有し、
前記複数のリードは、前記第1電極に導通する第1リード、前記第2電極に導通する第2リード、および、前記第3電極に導通する第3リードを含み、
前記複数の接合層は、前記第1リードと前記第1電極とを接合する少なくとも1つの第1接合層、前記第2リードと前記第2電極とを接合する少なくとも1つの第2接合層、および、前記第3リードと前記第3電極とを接合する少なくとも1つの第3接合層を含み、
前記封止樹脂は、前記素子主面と同じ方向を向く樹脂第1面を有し、
前記第1リードは、前記樹脂第1面において露出する第1端子部を含み、
前記第2リードは、前記樹脂第1面において露出する第2端子部を含み、
前記第3リードは、前記樹脂第1面において露出する第3端子部を含む、半導体装置。
続きを表示(約 1,200 文字)【請求項2】
前記第1電極は、前記素子主面において互いに離間する複数の第1パッド部を含み、
前記第2電極は、前記素子主面において互いに離間する複数の第2パッド部を含み、
前記複数の第1パッド部と前記複数の第2パッド部とは、前記厚さ方向に直交する第1方向において、交互に配列される、請求項1に記載の半導体装置。
【請求項3】
前記複数の第1パッド部の各々および前記複数の第2パッド部の各々は、前記厚さ方向に見て、前記厚さ方向および前記第1方向に直交する第2方向に延びる帯状である、請求項2に記載の半導体装置。
【請求項4】
前記第3電極は、前記素子主面において複数の第1パッド部および複数の第2パッド部から離間する第3パッド部を含み、
前記第3パッド部は、前記複数の第1パッド部および前記複数の第2パッド部のうちの前記第1方向の少なくとも一方側において最も外側に配置されたものに対して、前記第2方向の一方側に位置する、請求項3に記載の半導体装置。
【請求項5】
前記第1リードは、前記厚さ方向に見て前記第2方向に延びる複数の第1帯状部を有し、
前記少なくとも1つの第1接合層は、複数の第1接合層を含み、
前記複数の第1帯状部は、前記複数の第1接合層により、前記複数の第1パッド部にそれぞれ個別に接合される、請求項3に記載の半導体装置。
【請求項6】
前記複数の第1帯状部の各々は、前記厚さ方向の両側において前記封止樹脂に覆われている、請求項5に記載の半導体装置。
【請求項7】
前記第2リードは、前記厚さ方向に見て前記第2方向に延びる複数の第2帯状部を有し、
前記少なくとも1つの第2接合層は、複数の第2接合層を含み、
前記複数の第2帯状部は、前記複数の第2接合層により、前記複数の第2パッド部にそれぞれ個別に接合される、請求項5に記載の半導体装置。
【請求項8】
前記複数の第2帯状部の各々は、前記厚さ方向の両側において前記封止樹脂に覆われている、請求項7に記載の半導体装置。
【請求項9】
前記スイッチング素子は、素子本体を含み、
前記封止樹脂は、前記厚さ方向において前記樹脂第1面と反対側を向く樹脂第2面と、前記樹脂第2面に形成された開口と、を有し、
前記素子本体は、前記開口から露出する、請求項1ないし請求項8のいずれか一項に記載の半導体装置。
【請求項10】
前記素子本体は、基板と、前記厚さ方向において前記基板に対して前記素子主面側に位置し、かつ前記第1電極、前記第2電極および前記第3電極に導通する半導体層と、を有し、
前記基板は、前記厚さ方向において、前記樹脂第2面と同じ方向を向く基面を有し、
前記基面は、前記開口から露出する、請求項9に記載の半導体装置。
(【請求項11】以降は省略されています)

発明の詳細な説明【技術分野】
【0001】
本開示は、半導体装置に関する。
続きを表示(約 3,000 文字)【背景技術】
【0002】
従来、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)やIGBT(Insulated Gate Bipolar Transistor)などの半導体素子を備える半導体装置が知られている。たとえば、特許文献1には、従来の半導体装置が開示されている。特許文献1に記載の半導体装置は、複数のリードと、半導体素子と、複数のワイヤと、を備える。複数のリードは、半導体素子を支持するとともに、半導体素子と導通している。半導体素子は、トランジスタである。半導体素子は、複数のリードのいずれかに搭載される。複数のワイヤはそれぞれ、半導体素子と複数のリードのいずれかとに接合される。このような構成では、半導体素子は、ワイヤを介して、複数のリードのいずれかに導通する。
【先行技術文献】
【特許文献】
【0003】
特開2017-201675号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体素子のスイッチング時にサージ電圧が発生することがある。発生したサージ電圧が半導体素子の耐電圧を超えると、半導体素子が劣化し破損に至るおそれがある。サージ電圧は、半導体装置の内部インダクタンスが大きいほど大きくなるため、サージ電圧の低減には、半導体装置の内部インダクタンスを低減させることが望ましい。特許文献1に記載の半導体装置においては、内部インダクタンスを低減する上で、未だ改善の余地があった。
【0005】
本開示は、上記事情に鑑みて考え出されたものであり、その目的は、内部インダクタンスの低減を図った半導体装置を提供することにある。
【課題を解決するための手段】
【0006】
本開示によって提供される半導体装置は、厚さ方向の一方を向く素子主面を有するスイッチング素子と、互いに離間し、各々が前記厚さ方向において前記素子主面に対向する複数のリードと、各々が前記スイッチング素子と前記複数のリードとの間に個別に介在する複数の接合層と、前記複数のリードの一部ずつを露出させつつ、前記スイッチング素子および前記複数の接合層の各々を覆う封止樹脂と、を備え、前記スイッチング素子は、各々が前記素子主面に形成された第1電極、第2電極および第3電極を有し、前記複数のリードは、前記第1電極に導通する第1リード、前記第2電極に導通する第2リード、および、前記第3電極に導通する第3リードを含み、前記複数の接合層は、前記第1リードと前記第1電極とを接合する少なくとも1つの第1接合層、前記第2リードと前記第2電極とを接合する少なくとも1つの第2接合層、および、前記第3リードと前記第3電極とを接合する少なくとも1つの第3接合層を含み、前記封止樹脂は、前記素子主面と同じ方向を向く樹脂第1面を有し、前記第1リードは、前記樹脂第1面において露出する第1端子部を含み、前記第2リードは、前記樹脂第1面において露出する第2端子部を含み、前記第3リードは、前記樹脂第1面において露出する第3端子部を含む。
【発明の効果】
【0007】
本開示の半導体装置によれば、内部インダクタンスを低減することができる。
【図面の簡単な説明】
【0008】
図1は、第1実施形態にかかる半導体装置を示す平面図である。
図2は、図1の平面図において、封止樹脂を想像線で示した図である。
図3は、図2の平面図において、半導体素子を想像線で示した図である。
図4は、第1実施形態にかかる半導体装置を示す底面図である。
図5は、第1実施形態にかかる半導体装置を示す正面図である。
図6は、第1実施形態にかかる半導体装置を示す背面図である。
図7は、図2のVII-VII線に沿う断面図である。
図8は、図2のVIII-VIII線に沿う断面図である。
図9は、図2のIX-IX線に沿う断面図である。
図10は、図2のX-X線に沿う断面図である。
図11は、図2のXI-XI線に沿う断面図である。
図12は、第2実施形態にかかる半導体装置を示す平面図である。
図13は、第2実施形態にかかる半導体装置を示す断面図であって、図8の断面に対応する。
図14は、第2実施形態の第1変形例にかかる半導体装置を示す断面図であって、図8の断面に対応する。
図15は、第2実施形態の第2変形例にかかる半導体装置を示す平面図である。
図16は、第2実施形態の第2変形例にかかる半導体装置を示す断面図であって、図8の断面に対応する。
図17は、第2実施形態の第3変形例にかかる半導体装置を示す断面図であって、図8の断面に対応する。
図18は、第3実施形態にかかる半導体装置を示す平面図であって、封止樹脂を想像線で示した図である。
図19は、第3実施形態にかかる半導体装置を示す底面図である。
図20は、図18のXX-XX線に沿う断面図であって、図10の断面に対応する。
図21は、図18のXXI-XXI線に沿う断面図であって、図11の断面に対応する。
【発明を実施するための形態】
【0009】
本開示の半導体装置の好ましい実施の形態について、図面を参照して、以下に説明する。以下では、同一あるいは類似の構成要素に、同じ符号を付して、重複する説明を省略する。本開示における「第1」、「第2」、「第3」等の用語は、単にラベルとして用いたものであり、必ずしもそれらの対象物に順列を付することを意図していない。
【0010】
本開示において、「ある物Aがある物Bに形成されている」および「ある物Aがある物B(の)上に形成されている」とは、特段の断りのない限り、「ある物Aがある物Bに直接形成されていること」、および、「ある物Aとある物Bとの間に他の物を介在させつつ、ある物Aがある物Bに形成されていること」を含む。同様に、「ある物Aがある物Bに配置されている」および「ある物Aがある物B(の)上に配置されている」とは、特段の断りのない限り、「ある物Aがある物Bに直接配置されていること」、および、「ある物Aとある物Bとの間に他の物を介在させつつ、ある物Aがある物Bに配置されていること」を含む。同様に、「ある物Aがある物B(の)上に位置している」とは、特段の断りのない限り、「ある物Aがある物Bに接して、ある物Aがある物B(の)上に位置していること」、および、「ある物Aとある物Bとの間に他の物が介在しつつ、ある物Aがある物B(の)上に位置していること」を含む。また、「ある方向に見てある物Aがある物Bに重なる」とは、特段の断りのない限り、「ある物Aがある物Bのすべてに重なること」、および、「ある物Aがある物Bの一部に重なること」を含む。また、「ある物A(の材料)がある材料Cを含む」とは、「ある物A(の材料)がある材料Cからなる場合」、および、「ある物A(の材料)の主成分がある材料Cである場合」を含む。
(【0011】以降は省略されています)

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