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公開番号2023173902
公報種別公開特許公報(A)
公開日2023-12-07
出願番号2022086447
出願日2022-05-26
発明の名称撮像素子
出願人日本放送協会
代理人個人,個人
主分類H04N 25/77 20230101AFI20231130BHJP(電気通信技術)
要約【課題】 共有画素構造1つあたりに追加するトランジスタを1個に抑制しつつ、空間解像度と時間解像度の2つの要素をより細かく制御可能とする。
【解決手段】 4トランジスタ型をベースとし、共有画素構造10の各々に、1つの転送ゲート制御トランジスタ(以下、TGC)を設け、TGCは、ゲートを、転送タイミング信号線および転送ゲート制御信号線の一方に接続し、ソース/ドレインの一方を、転送タイミング信号線および転送ゲート制御信号線の他方に接続し、ソース/ドレインの他方を、各転送ゲートトランジスタ(以下、TG)のゲートに接続し、各制御単位に含まれる共有画素構造の数をN、各共有画素構造が有するTGの数をNとし、各共有画素構造に1つ設けられたTGCは、各共有画素構造に設けられたN個のTGのうち、当該TGCと対応付けられた1つのTGのゲート端子の各々と接続され、当該TGを駆動する。
【選択図】図1

特許請求の範囲【請求項1】
少なくとも、所定の数のフォトダイオードと、該フォトダイオードの各々に蓄積された電荷を直接的にまたは間接的にフローティングディフュージョンに読み出す、該フォトダイオードの各々に対応して設けられた転送ゲートトランジスタと、該フローティングディフュージョンを所定の電圧にリセットするリセットトランジスタと、該フローティングディフュージョンに読み出された電荷を、電圧として読み出すソースフォロワトランジスタとを備えた共有画素構造を、制御単位毎に所定の数だけ備え、
さらに前記共有画素構造の各々には、1つの転送ゲート制御トランジスタが設けられ、
該転送ゲート制御トランジスタは、ゲート端子を、転送タイミング信号線および転送ゲート制御信号線の一方に接続され、ソース端子およびドレイン端子の一方を、該転送タイミング信号線および該転送ゲート制御信号線の他方に接続され、該ソース端子および該ドレイン端子の他方を、前記転送ゲートトランジスタのゲート端子に接続されるように構成され、
前記制御単位の各々に含まれる前記共有画素構造の数がN個の場合に、各々の該共有画素構造に含まれる前記転送ゲートトランジスタの数はN個とされ、
各々の前記共有画素構造に設けられた前記1つの転送ゲート制御トランジスタは、各々の該共有画素構造に設けられたN個の前記転送ゲートトランジスタのうち、当該1つの転送ゲート制御トランジスタに対応する1つの該転送ゲートトランジスタのゲート端子の各々と接続され、当該転送ゲートトランジスタを駆動するように構成されていることを特徴とする撮像素子。
続きを表示(約 700 文字)【請求項2】
前記共有画素構造が、前記ソースフォロワトランジスタにより読み出された電圧を、出力信号線に出力する選択トランジスタを備えるように構成されたことを特徴とする請求項1に記載の撮像素子。
【請求項3】
前記転送タイミング信号線からの転送タイミング信号が同時に入力される複数の画素が行方向および列方向の一方に配列され、かつ前記転送ゲート制御信号線からの転送ゲート制御信号が同時に入力される複数の画素が行方向および列方向の他方に配列されていることを特徴とする請求項1に記載の撮像素子。
【請求項4】
各々の前記共有画素構造に含まれるトランジスタが、N個の前記転送ゲートトランジスタと、各々1個の、前記リセットトランジスタ、前記ソースフォロワトランジスタ、前記選択トランジスタおよび前記転送ゲート制御トランジスタとからなるものとすることを特徴とする請求項2に記載の撮像素子。
【請求項5】
前記制御単位の各々に含まれる前記共有画素構造の数が4個に設定され、各々の該共有画素構造に含まれる転送ゲートトランジスタの数が4個に設定されていることを特徴とする請求項1に記載の撮像素子。
【請求項6】
前記制御単位の各々が、前記共有画素構造を、水平方向に2個、垂直方向に2個配列して構成されてなることを特徴とする請求項5に記載の撮像素子。
【請求項7】
前記制御単位の各々が、前記共有画素構造を、水平方向および垂直方向の一方に1個、水平方向および垂直方向の他方に4個配列して構成されてなることを特徴とする請求項5に記載の撮像素子。

発明の詳細な説明【技術分野】
【0001】
本発明は、画素部がアレイ状に配され、例えば行方向の少なくとも一部の画素部の信号読取りが同時に行われる、特に動画像取得用の撮像素子に関するものである。
続きを表示(約 3,100 文字)【背景技術】
【0002】
撮像素子(以下、単に撮像素子と称する)は、撮像レンズによって結像された光を、2次元平面状に整列したフォトダイオードを用いて光電変換し、フォトダイオードに蓄積された光誘起電荷を読み出して光の強度の2次元空間分布を画像として取得する機能を持つ半導体チップである。また、動画像取得用の撮像素子は、画素に蓄積された電荷を周期的に読み出すことにより動画像を撮影する。
動画像の撮影では、一般的に水平方向の画素数をH、垂直方向の画素数をV、画像を読み出す周期であるフレームレートをF[fps]とすると、1秒間に読み出す画素数である「画素読出しレート」は、H×V×F [pixel/sec] の乗算結果により得られ、このレートの値が消費電力、A/D変換回路の性能、さらには、出力データレート等に大きな影響を与える。撮像素子の分野では、微細製造プロセスや3次元積層技術などの先端半導体製造技術の導入に加え、回路技術やチップ上の信号処理技術を改善して性能向上が図られているが、それらによっても画素読出しレートを高めることは容易とは言えない。
【0003】
上述した一般的な動画像取得方式では、撮像素子の構造から取得される動画像の空間解像度(水平および垂直方向の画素数)および時間解像度(フレームレート)は何れも撮影中は一定となるように設定されているが、動画像の性質に鑑みれば、必ずしも一定である必要は無い。
すなわち、静止している物体を撮影する場合にはフレームレートを高く維持する必要は無く、低いフレームレートで撮影した場合でも、主観的画質の低下を抑制することが可能である。他方、動いている物体を撮影する場合には、動きボケにより空間周波数が低下したものとなっているため、空間解像度を高く維持する必要は無く、低い空間解像度で撮影した場合でも、主観的画質の低下を抑制することが可能である。
【0004】
上述した動画像の性質に鑑みると、撮影される物体が静止している場合には空間解像度を高くかつフレームレートを低くし、物体が動いている場合には空間解像度を低くかつフレームレートを高くするように撮影することが可能な撮像素子は、空間解像度とフレームレートを共に高く撮影する撮像素子に比較して、画素読出しレートを低く抑えながら主観的画質の低下を抑えることが可能である。
また、一般的に、撮影される画面中には、動きの速さが異なる様々な物体が含まれていることから、高空間解像度かつ低フレームレートで撮影される領域と、低空間解像度かつ高フレームレートで撮影される領域が、互いに組み合わされて画面が構成されることが望ましい。
【0005】
このような撮影の実現に向けた技術として、下記特許文献1に記載されている画素並列構造を用いた撮像素子が知られている。この撮像素子は、3次元積層構造を利用して1画素に対して1個のA/D変換回路を画素と同一面積で形成する構造を備えている。この構造では、各画素について独立して読み出し動作を行うことができることから、空間解像度とフレームレートの制御を実現することが可能である。
また、下記非特許文献1には、下記特許文献1のように1画素に対して1個のA/D変換回路を設けるのではなく、16×16画素に対して16個のA/D変換回路を形成し、このブロック毎に露光時間を制御する撮像素子が開示されている。
さらに、下記非特許文献2には、画素内に1bitのメモリーを設けて、そのメモリーに記録した情報によって画素の読み出しをスキップする撮像素子が開示されている。
【先行技術文献】
【特許文献】
【0006】
国際公開番号 WO2016/009832 A1
【非特許文献】
【0007】
T. Hirata et. al., “7.8 A 1-inch 17Mpixel 1000fps Block-Controlled Coded-Exposure Back-Illuminated Stacked CMOS Image Sensor for Computational Imaging and Adaptive Dynamic Range Control,” in 2021 IEEE International Solid- State Circuits Conference (ISSCC), San Francisco, CA, USA, Feb. 2021, pp. 120-122. doi: 10.1109/ISSCC42613.2021.9365740.
J. Zhang, J. P. Newman, X. Wang, C. S. Thakur, and J. Rattray, “A Closed-Loop, All-Electronic Pixel-Wise Adaptive Imaging System for High Dynamic Range Videography,” IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS, vol. 67, no. 6, p. 12, 2020.
【発明の概要】
【発明が解決しようとする課題】
【0008】
上記特許文献1に記載された技術においては、画素をA/D変換回路の面積より小さくすることが困難であるため、画素の小型化に限界があり、実際に報告されている画素の大きさは6.9μmと大きく、小型化の目的は達成されていない。
また、上記非特許文献1に記載された技術によれば、画素の大きさを2.8μmと小さくすることができることが知られているが、制御の単位は16×16画素と粗く、また、制御の手法はシャッターによる露光時間の制御に限られることから、画素読出しレートを一定に保つことを前提としつつ、空間解像度と時間解像度の2つの要素を変化させることはできていない。
さらに、上記非特許文献2に記載された技術によれば、間引き読み出しによる空間解像度の制御と、読み出しスキップによりフレームレートを調整する時間解像度の制御が可能であるが、1つの画素に対して7個のトランジスタが追加になり画素サイズを小さくすることが困難である。実際に、非特許文献2で報告されている画素の大きさは6.5μmサイズである。
【0009】
このように、従来技術においては、原理的には空間解像度および時間解像度の制御が可能であるが、付加されるトランジスタの数が多く画素の小型化を達成できないものか、画素の小型化は可能であるものの制御の単位が粗いものかのいずれかとなっており、一般的にテレビカメラの撮像素子として用いられる5μmサイズより小型の画素を高精細に制御可能な撮像素子が望まれていた。
【0010】
ところで、現在の半導体製造技術ではトランジスタはウエハ面上にしか形成できないことから、画素サイズには内蔵するトランジスタの数が大きく影響する。一方で、近年では、配線を形成した面とは逆の面から光を入射させる裏面照射構造で撮像素子を製造することが一般的であり、かつ、配線層は4層以上の多層で形成することが可能であることから、画素サイズには、配線形成に伴う制約は小さい。
このため、画素サイズの小型化を実現するためには、1画素あたりのトランジスタ数を抑えることが重要である。
(【0011】以降は省略されています)

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