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公開番号2023171260
公報種別公開特許公報(A)
公開日2023-12-01
出願番号2023060906
出願日2023-04-04
発明の名称半導体素子の形成方法及び半導体素子の形成のための基板処理システム
出願人サムスカンパニーリミテッド
代理人弁理士法人太陽国際特許事務所
主分類H01L 21/3205 20060101AFI20231124BHJP(基本的電気素子)
要約【課題】工程コストを低減すると共に、基板の損傷を減少させることができる半導体素子の形成方法及びそのための基板処理システムを提供する。
【解決手段】方法は、電力伝達のための少なくとも1つの埋め込みパワーレールが形成された半導体基板の後面上に、前記少なくとも1つの埋め込みパワーレールと少なくとも部分的に整列するように少なくとも1つの金属触媒層を形成するステップと、半導体基板にエッチング液を供給し、金属促進ケミカルエッチング(MACE)を用いて、少なくとも1つの金属触媒層が半導体基板の内部に下降しながら、少なくとも1つの金属触媒層と少なくとも1つの埋め込みパワーレールとの間の前記半導体基板を異方性エッチングして、少なくとも1つの後面ビアホールを形成するステップと、を含む。
【選択図】図1
特許請求の範囲【請求項１】
電力伝達のための少なくとも１つの埋め込みパワーレールが形成された半導体基板の後面上に、前記少なくとも１つの埋め込みパワーレールと少なくとも部分的に整列するように少なくとも１つの金属触媒層を形成するステップと、
前記半導体基板にエッチング液を供給して、金属促進ケミカルエッチング（ＭＡＣＥ）を用いて前記少なくとも１つの金属触媒層が前記半導体基板の内部に下降しながら、前記少なくとも１つの金属触媒層と前記少なくとも１つの埋め込みパワーレールとの間の前記半導体基板を異方性エッチングして、少なくとも１つの後面ビアホールを形成するステップとを含む、半導体素子の形成方法。
続きを表示（約 1,800 文字）【請求項２】
前記少なくとも１つの後面ビアホールを形成するステップにおいて、前記半導体基板のエッチングは、前記少なくとも１つの埋め込みパワーレール上で少なくとも部分的に停止するように行う、請求項１に記載の半導体素子の形成方法。
【請求項３】
前記少なくとも１つの埋め込みパワーレールは、前記半導体基板の後面上から見たとき、少なくとも上部及び側壁がライナー絶縁層で取り囲まれており、
前記少なくとも１つの後面ビアホールを形成するステップにおいて、前記半導体基板のエッチングは、前記少なくとも１つの金属触媒層が前記ライナー絶縁層と少なくとも部分的に接触しながら停止するように行う、請求項２に記載の半導体素子の形成方法。
【請求項４】
前記少なくとも１つの金属触媒層の直径又は幅は、前記少なくとも１つの埋め込みパワーレールの幅よりも小さいかまたは同一であり、
前記半導体基板の断面から見たとき、前記少なくとも１つの金属触媒層が前記少なくとも１つの埋め込みパワーレールと垂直に整列して離隔配置されるか、または前記少なくとも１つの埋め込みパワーレールの幅内で垂直に離隔配置される、請求項１に記載の半導体素子の形成方法。
【請求項５】
前記少なくとも１つの埋め込みパワーレールは、前記半導体基板に形成された複数の埋め込みパワーレールを含み、
前記少なくとも１つの金属触媒層は、前記半導体基板の後面上に前記複数の埋め込みパワーレールと少なくとも部分的にそれぞれ整列するように形成された複数の金属触媒層を含む、請求項１に記載の半導体素子の形成方法。
【請求項６】
前記半導体基板の後面上に、前記複数の埋め込みパワーレールと少なくとも部分的に整列した開口を有するパッシベーション絶縁層を形成するステップをさらに含み、
前記少なくとも１つの金属触媒層を形成するステップは、前記パッシベーション絶縁層の前記開口内に前記複数の金属触媒層をそれぞれ形成するステップを含む、請求項５に記載の半導体素子の形成方法。
【請求項７】
前記パッシベーション絶縁層を形成するステップは、
前記パッシベーション絶縁層上に前記開口を露出するフォトレジスト層を形成するステップと、
前記フォトレジスト層をエッチング保護層として前記パッシベーション絶縁層をエッチングして前記開口を形成するステップとを含み、
前記少なくとも１つの金属触媒層を形成するステップは、
前記フォトレジスト層が残留した前記パッシベーション絶縁層上に金属触媒層を形成するステップと、
リフトオフ法を用いて前記金属触媒層の前記フォトレジスト層上の一部分を除去して、前記開口内に残留する前記複数の金属触媒層を形成するステップとを含む、請求項６に記載の半導体素子の形成方法。
【請求項８】
前記少なくとも１つの後面ビアホールの底面に下降した前記少なくとも１つの金属触媒層を除去するステップと、
前記少なくとも１つの後面ビアホールの少なくとも側壁上にライナー誘電層を形成するステップと、
前記少なくとも１つの後面ビアホールを埋めるように埋め込み導電層を形成するステップとをさらに含む、請求項１に記載の半導体素子の形成方法。
【請求項９】
前記金属触媒層を除去するステップの後に、前記少なくとも１つの後面ビアホールによって露出された、前記少なくとも１つの埋め込みパワーレール上のライナー絶縁層の少なくとも一部分を除去して、前記少なくとも１つの埋め込みパワーレールを露出するステップをさらに含む、請求項８に記載の半導体素子の形成方法。
【請求項１０】
前記ライナー誘電層を形成するステップは、
前記少なくとも１つの後面ビアホールの内面上に前記ライナー誘電層を形成するステップと、
前記少なくとも１つの後面ビアホールの側壁上に前記ライナー誘電層が残留するように、前記少なくとも１つの後面ビアホールの底面上の前記ライナー誘電層を部分的に除去するステップとを含む、請求項８に記載の半導体素子の形成方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体の製造に関し、半導体素子の形成方法及びそのための基板処理システムに関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
半導体素子の集積度が高くなるにつれ、半導体素子だけでなく配線構造も複雑になっている。これによって、半導体素子の電力伝達のための配線の抵抗が高くなり、電力伝達過程において配線で電圧降下が占める比重が大きくなっている。そのため、高集積半導体素子において低抵抗電力網の設計が求められている。
【０００３】
例えば、半導体基板に埋め込みパワーレールを設置し、この埋め込みパワーレールに電力伝達のための貫通ビア電極を接続する構造が開発されている。通常、このような貫通ビア電極、例えば、貫通基板ビア（ｔｈｒｏｕｇｈｓｕｂｓｔｒａｔｅｖｉａ、ＴＳＶ）は、レーザ穴あけまたはプラズマエッチングを用いて形成されている。
【０００４】
しかし、このような方法は工程コストを上昇させるという問題があり、さらに、プラズマエッチングの場合、基板内にプラズマによるイオン損傷（ｉｏｎｄａｍａｇｅ）を誘発することがある。そのため、工程コストを低減すると共に、基板の損傷を減少させることができる方法が求められている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、前述した問題点を解決するためのものであって、工程コストを低減すると共に、基板の損傷を減少させることができる半導体素子の形成方法及びそのための基板処理システムを提供することを目的とする。しかし、このような課題は例示的なものであって、これによって本発明の範囲が限定されるものではない。
【課題を解決するための手段】
【０００６】
上記技術的課題を解決するための本発明の一態様に係る半導体素子の形成方法は、電力伝達のための少なくとも１つの埋め込みパワーレールが形成された半導体基板の後面上に、前記少なくとも１つの埋め込みパワーレールと少なくとも部分的に整列するように少なくとも１つの金属触媒層を形成するステップと、前記半導体基板にエッチング液を供給して、金属促進ケミカルエッチング（ＭＡＣＥ）を用いて前記少なくとも１つの金属触媒層が前記半導体基板の内部に下降しながら、前記少なくとも１つの金属触媒層と前記少なくとも１つの埋め込みパワーレールとの間の前記半導体基板を異方性エッチングして、少なくとも１つの後面ビアホールを形成するステップとを含む。
【０００７】
前記半導体素子の形成方法によれば、前記少なくとも１つの後面ビアホールを形成するステップにおいて、前記半導体基板のエッチングは、前記少なくとも１つの埋め込みパワーレール上で少なくとも部分的に停止するように行うことができる。
【０００８】
前記半導体素子の形成方法によれば、前記少なくとも１つの埋め込みパワーレールは、前記半導体基板の後面上から見たとき、少なくとも上部及び側壁がライナー絶縁層で取り囲まれており、前記少なくとも１つの後面ビアホールを形成するステップにおいて、前記半導体基板のエッチングは、前記少なくとも１つの金属触媒層が前記ライナー絶縁層と少なくとも部分的に接触しながら停止するように行うことができる。
【０００９】
前記半導体素子の形成方法によれば、前記少なくとも１つの金属触媒層の直径又は幅は、前記少なくとも１つの埋め込みパワーレールの幅よりも小さいかまたは同一であり、前記半導体基板の断面から見たとき、前記少なくとも１つの金属触媒層が前記少なくとも１つの埋め込みパワーレールと垂直に整列して離隔配置されるか、または前記少なくとも１つの埋め込みパワーレールの幅内で垂直に離隔配置されてもよい。
【００１０】
前記半導体素子の形成方法によれば、前記少なくとも１つの埋め込みパワーレールは、前記半導体基板に形成された複数の埋め込みパワーレールを含み、前記少なくとも１つの金属触媒層は、前記半導体基板の後面上に前記複数の埋め込みパワーレールと少なくとも部分的にそれぞれ整列するように形成された複数の金属触媒層を含むことができる。
（【００１１】以降は省略されています）

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