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公開番号2023169983
公報種別公開特許公報(A)
公開日2023-12-01
出願番号2022081376
出願日2022-05-18
発明の名称半導体装置
出願人富士電機株式会社
代理人個人,個人
主分類H01L 21/822 20060101AFI20231124BHJP(基本的電気素子)
要約【課題】チップサイズを変更することなく抵抗値を調整することができ、抵抗値バラツキも抑制することができる半導体装置を提供する。
【解決手段】半導体基板1と、半導体基板1の一方の面上に設けられた第1絶縁膜2と、第1絶縁膜2上に設けられたポリシリコンからなる第1抵抗層3aと、第1抵抗層3a上に設けられた第2絶縁膜4と、第1抵抗層3aと重なるように第2絶縁膜4上に設けられたポリシリコンからなる第2抵抗層3bと、第2抵抗層3b上に設けられた第3絶縁膜5と、第3絶縁膜5の上方に設けられ、第2抵抗層3bに電気的に接続された第1電極8と、第1抵抗層3aに電気的に接続された第2電極10とを備え、第1抵抗層3a及び第2抵抗層3bのそれぞれが、本体部32,35と、本体部32,35よりも高不純物濃度の第1コンタクト部33,36とを有し、第1コンタクト部33,36同士が接する。
【選択図】図2
特許請求の範囲【請求項1】
半導体基板と、
前記半導体基板の一方の面上に設けられた第1絶縁膜と、
前記第1絶縁膜上に設けられたポリシリコンからなる第1抵抗層と、
前記第1抵抗層上に設けられた第2絶縁膜と、
前記第1抵抗層と少なくとも一部が重なるように前記第2絶縁膜上に設けられたポリシリコンからなる第2抵抗層と、
前記第2抵抗層上に設けられた第3絶縁膜と、
前記第3絶縁膜の上方に設けられ、前記第2抵抗層に電気的に接続された第1電極と、
前記第1抵抗層に電気的に接続された第2電極と、
を備え、
前記第1抵抗層及び前記第2抵抗層のそれぞれが、本体部と、前記本体部よりも高不純物濃度の第1コンタクト部とを有し、前記第1抵抗層及び前記第2抵抗層のそれぞれの前記第1コンタクト部同士が前記第2絶縁膜に設けられたコンタクトホールを介して接することを特徴とする半導体装置。
続きを表示(約 1,100 文字)【請求項2】
前記第2電極が前記半導体基板の他方の面上に設けられていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1抵抗層及び前記第2抵抗層が、前記第1電極の外周よりも外側で折り返すように直列接続されていることを特徴とする請求項1又は2に記載の半導体装置。
【請求項4】
前記第1抵抗層及び前記第2抵抗層が、前記第1電極の外周よりも内側で折り返すように直列接続されていることを特徴とする請求項1又は2に記載の半導体装置。
【請求項5】
前記第1抵抗層及び前記第2抵抗層のそれぞれが、前記第1コンタクト部と前記本体部を挟み、前記本体部よりも高不純物濃度の第2コンタクト部を更に備え、
前記第1抵抗層の前記第2コンタクト部が前記半導体基板に接し、
前記第2抵抗層の前記第2コンタクト部が前記第1電極に接続されたビアに接する
ことを特徴とする請求項1又は2に記載の半導体装置。
【請求項6】
前記第1抵抗層及び前記第2抵抗層が並列接続されていることを特徴とする請求項1又は2に記載の半導体装置。
【請求項7】
前記第1抵抗層及び前記第2抵抗層のそれぞれが、前記第1コンタクト部と前記本体部を挟み、前記本体部よりも高不純物濃度の第2コンタクト部を更に備え、
前記第1抵抗層及び前記第2抵抗層のそれぞれの前記第2コンタクト部同士が接し、
前記第1抵抗層の前記第1コンタクト部が前記半導体基板に接し、
前記第2抵抗層の前記第2コンタクト部が前記第1電極に接続されたビアに接する
ことを特徴とする請求項6に記載の半導体装置。
【請求項8】
前記第2抵抗層と少なくとも一部が重なるように前記第3絶縁膜上に設けられたポリシリコンからなる第3抵抗層と、
前記第3抵抗層上に設けられた第4絶縁膜と、
を更に備え、
前記第3抵抗層が、本体部と、前記本体部よりも高不純物濃度の第1コンタクト部とを有し、前記第2抵抗層及び前記第3抵抗層のそれぞれの前記第1コンタクト部同士が前記第3絶縁膜に設けられたコンタクトホールを介して接し、前記第1電極は前記第3抵抗層を介して前記第2抵抗層に電気的に接続することを特徴とする請求項1又は2に記載の半導体装置。
【請求項9】
前記第1抵抗層及び前記第2抵抗層の積層構造が、前記第1電極の周辺に複数設けられていることを特徴とする請求項1又は2に記載の半導体装置。
【請求項10】
前記第2電極が前記第3絶縁膜の上方に前記第1電極から離間して設けられていることを特徴とする請求項1に記載の半導体装置。
(【請求項11】以降は省略されています)

発明の詳細な説明【技術分野】
【0001】
本発明は、スイッチング素子のゲート抵抗素子等に使用される半導体装置に関する。
続きを表示(約 2,500 文字)【背景技術】
【0002】
半導体集積回路(IC)等で使用される抵抗素子として、特許文献1は、半導体基板上に第1絶縁膜を介して設けられた薄膜のポリシリコンからなる抵抗層と、抵抗層上に第2絶縁膜を介して設けられ、抵抗層の一端に電気的に接続された第1電極と、第2絶縁膜上に設けられ、抵抗層の他端に電気的に接続された中継配線と、半導体基板下に設けられ、中継配線に電気的に接続された第2電極とを備え、第1電極と第2電極との間を抵抗体とする縦型構造の抵抗チップを開示する。
【0003】
特許文献2は、抵抗の温度特性が正および負の値を有する複数種類のポリシリコン層を抵抗素子とし、複数種類のポリシリコン抵抗素子をポリシリコン層間接続孔を介して接続した半導体集積回路装置を開示する。特許文献3は、半導体素子を含む半導体基板上に絶縁膜を介して抵抗体を形成してなる半導体装置において、抵抗体を絶縁膜を介して高さ方向に複数層に積層された状態で形成し、且つ、各層の抵抗体パターンを電気的に接続した半導体装置を開示する。特許文献4は、負荷素子が少なくとも2層の高抵抗層を互いにコンタクトホールを介して接続した抵抗である半導体記憶装置を開示する。
【先行技術文献】
【特許文献】
【0004】
特開2019-106485号公報
特開平5-235277号公報
特開平8-195479号公報
特開平9-275150号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
特許文献1に記載の抵抗素子では、抵抗素子が実装される半導体モジュールごとに適切な抵抗値に設計する必要がある。抵抗素子の抵抗値を大きくするために、抵抗素子のチップサイズを大きくすると、半導体モジュールにおける実装面積を変更しなければならない。また、抵抗素子のチップサイズを変更することなく抵抗値を大きくするためには、抵抗体の幅を狭くする必要があるが、抵抗体の幅を狭くするほど抵抗値バラツキが大きくなる。
【0006】
上記課題に鑑み、本発明は、チップサイズを変更することなく抵抗値を調整することができ、抵抗値バラツキも抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明の一態様は、半導体基板と、半導体基板の一方の面上に設けられた第1絶縁膜と、第1絶縁膜上に設けられたポリシリコンからなる第1抵抗層と、第1抵抗層上に設けられた第2絶縁膜と、第1抵抗層と少なくとも一部が重なるように第2絶縁膜上に設けられたポリシリコンからなる第2抵抗層と、第2抵抗層上に設けられた第3絶縁膜と、第3絶縁膜の上方に設けられ、第2抵抗層に電気的に接続された第1電極と、第1抵抗層に電気的に接続された第2電極とを備え、第1抵抗層及び第2抵抗層のそれぞれが、本体部と、本体部よりも高不純物濃度の第1コンタクト部とを有し、第1抵抗層及び第2抵抗層のそれぞれの第1コンタクト部同士が第2絶縁膜に設けられたコンタクトホールを介して接する半導体装置であることを要旨とする。
【発明の効果】
【0008】
本発明によれば、チップサイズを変更することなく抵抗値を調整することができ、抵抗値バラツキも抑制することができる半導体装置を提供することができる。
【図面の簡単な説明】
【0009】
第1実施形態に係る半導体装置の平面図である。
図1のA-A´方向から見た断面図である。
第1実施形態に係る半導体装置の適用例を示す回路図である。
比較例に係る半導体装置の断面図である。
抵抗値バラツキのポリシリコン幅依存性を示すグラフである。
第1実施形態に係る半導体装置の製造方法の工程断面図である。
第1実施形態に係る半導体装置の製造方法の図6に引き続く工程断面図である。
第1実施形態に係る半導体装置の製造方法の図7に引き続く工程断面図である。
第1実施形態に係る半導体装置の製造方法の図8に引き続く工程断面図である。
第1実施形態に係る半導体装置の製造方法の図9に引き続く工程断面図である。
第1実施形態に係る半導体装置の製造方法の図10に引き続く工程断面図である。
第1実施形態に係る半導体装置の製造方法の図11に引き続く工程断面図である。
第1実施形態に係る半導体装置の製造方法の図12に引き続く工程断面図である。
第1実施形態に係る半導体装置の製造方法の図13に引き続く工程断面図である。
第1実施形態に係る半導体装置の製造方法の図14に引き続く工程断面図である。
第2実施形態に係る半導体装置の断面図である。
第2実施形態に係る半導体装置の一部の平面図である。
第3実施形態に係る半導体装置の断面図である。
第4実施形態に係る半導体装置の断面図である。
第5実施形態に係る半導体装置の断面図である。
第6実施形態に係る半導体装置の断面図である。
第7実施形態に係る半導体装置の平面図である。
図21のA-A´方向から見た断面図である。
第8実施形態に係る半導体装置の平面図である。
【発明を実施するための形態】
【0010】
以下、図面を参照して、本発明の各実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重なる説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれる。また、以下に示す各実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
(【0011】以降は省略されています)

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