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公開番号2023167538
公報種別公開特許公報(A)
公開日2023-11-24
出願番号2022078806
出願日2022-05-12
発明の名称半導体装置
出願人新電元工業株式会社
代理人個人,個人
主分類H01L 21/337 20060101AFI20231116BHJP(基本的電気素子)
要約【課題】AlGaN層の電界集中を抑制することで、リーク電流の増加及び耐圧の劣化を抑制し、また電流コラプス現象を抑制できる半導体装置を提供する。
【解決手段】本発明は、n型GaN層12と、n型GaN層12上に配置された第1のn型AlGaN層13と、第1のn型AlGaN層13上に配置された第2のn型AlGaN層21と、第1のn型AlGaN層13上に配置され、第2のn型AlGaN層21の一方側に位置するソース電極15と、第1のn型AlGaN層13上に配置され、第2のn型AlGaN層21の他方側に位置するドレイン電極16と、第2のn型AlGaN層21上に配置され、第2のn型AlGaN層21上の中央より前記ソース電極15側に位置するp型AlGaN層22と、p型AlGaN層22上に配置されたゲート電極18と、を有する半導体装置である。
【選択図】図1
特許請求の範囲【請求項１】
ｎ型ＧａＮ層と、
前記ｎ型ＧａＮ層上に配置された第１のｎ型ＡｌＧａＮ層と、
前記第１のｎ型ＡｌＧａＮ層上に配置された第２のｎ型ＡｌＧａＮ層と、
前記第１のｎ型ＡｌＧａＮ層上に配置され、前記第２のｎ型ＡｌＧａＮ層の一方側に位置するソース電極と、
前記第１のｎ型ＡｌＧａＮ層上に配置され、前記第２のｎ型ＡｌＧａＮ層の他方側に位置するドレイン電極と、
前記第２のｎ型ＡｌＧａＮ層上に配置され、前記第２のｎ型ＡｌＧａＮ層上の中央より前記ソース電極側に位置するｐ型ＡｌＧａＮ層と、
前記ｐ型ＡｌＧａＮ層上に配置されたゲート電極と、
を有することを特徴とする半導体装置。
続きを表示（約 1,100 文字）【請求項２】
ｎ型ＧａＮ層と、
前記ｎ型ＧａＮ層上に配置されたｎ型ＡｌＧａＮ層と、
前記ｎ型ＡｌＧａＮ層上に配置された第１のｐ型ＡｌＧａＮ層と、
前記ｎ型ＡｌＧａＮ層上に配置され、前記第１のｐ型ＡｌＧａＮ層の一方側に位置するソース電極と、
前記ｎ型ＡｌＧａＮ層上に配置され、前記第１のｐ型ＡｌＧａＮ層の他方側に位置するドレイン電極と、
前記第１のｐ型ＡｌＧａＮ層上に配置され、前記第１のｐ型ＡｌＧａＮ層上の中央より前記ソース電極側に位置する第２のｐ型ＡｌＧａＮ層と、
前記第２のｐ型ＡｌＧａＮ層上に配置されたゲート電極と、
を有することを特徴とする半導体装置。
【請求項３】
請求項１において、
前記第２のｎ型ＡｌＧａＮ層の組成は、Ａｌ
ｘ
Ｇａ
１－Ｘ
Ｎであり、ｘは０．０１以上０．２５以下であることを特徴とする半導体装置。
【請求項４】
請求項１又は３において、
前記第２のｎ型ＡｌＧａＮ層のＡｌ濃度は、５原子％以下であることを特徴とする半導体装置。
【請求項５】
請求項２において、
前記第１のｐ型ＡｌＧａＮ層の組成は、Ａｌ
ｘ
Ｇａ
１－ｘ
Ｎであり、ｘは０．０１以上０．２５以下であることを特徴とする半導体装置。
【請求項６】
請求項２又は５において、
前記第１のｐ型ＡｌＧａＮ層のＡｌ濃度は、５原子％以下であることを特徴とする半導体装置。
【請求項７】
請求項１、２、３及び５のいずれか一項において、
前記ｎ型ＧａＮ層はバッファー層上に配置されており、
前記バッファー層は基板上に配置されていることを特徴とする半導体装置。
【請求項８】
請求項７において、
前記基板は、Ｓｉ基板、サファイア基板、ＳｉＣ基板、ＧａＮ基板、ＡｌＮ基板又はＧａ
２
Ｏ
３
基板であることを特徴とする半導体装置。
【請求項９】
請求項１又は３において、
前記第１のｎ型ＡｌＧａＮ層、前記第２のｎ型ＡｌＧａＮ層及び前記ｐ型ＡｌＧａＮ層の各々は、１ｎｍ以上６０ｎｍ以下の範囲内の厚さを有することを特徴とする半導体装置。
【請求項１０】
請求項２又は５において、
前記ｎ型ＡｌＧａＮ層、前記第１のｐ型ＡｌＧａＮ層及び前記第２のｐ型ＡｌＧａＮ層の各々は、１ｎｍ以上６０ｎｍ以下の範囲内の厚さを有することを特徴とする半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
従来の半導体装置は、ＨＥＭＴ（高電子移動度トランジスタ）としての分極接合ＧａＮ系ＦＥＴである。この分極接合ＧａＮ系ＦＥＴは、Ｓｉ基板上に形成されたバッファー層と、このバッファー層上に形成された第１のｎ型ＧａＮ層と、この第１のｎ型ＧａＮ層上に形成されたｎ型ＡｌＧａＮ層と、このｎ型ＡｌＧａＮ層上に形成された第２のｎ型ＧａＮ層を有している。そのｎ型ＡｌＧａＮ層上には、第２のｎ型ＧａＮ層の一方側に位置するソース電極及び第２のｎ型ＧａＮ層の他方側に位置するドレイン電極が形成されている。第２のｎ型ＧａＮ層上にはｐ型ＧａＮ層が形成されており、このｐ型ＧａＮ層上にはゲート電極が形成されている。これに関連する技術が特許文献１に開示されている。
【０００３】
上記の従来の分極接合ＧａＮ系ＦＥＴでは、バッファー層上に、エピタキシャル成長法により第１のＧａＮ層、ＡｌＧａＮ層、第２のＧａＮ層が順に形成される。このエピタキシャル成長の時に、第１のＧａＮ層、ＡｌＧａＮ層、第２のＧａＮ層にＳiやＣのような不純物が混入され、これらの層がｎ型化される。それにより、ｎ型ＡｌＧａＮ層とｎ型ＧａＮ層に電界集中を招き、結果としてリーク電流の増加及び耐圧の劣化を招くことがある。また、これらの層のｎ型化は、電流コラプスの抑制を阻害することがある。
【０００４】
そこで、上記の半導体装置において、ｎ型ＡｌＧａＮ層とｎ型ＧａＮ層の電界集中を抑制し、リーク電流の増加及び耐圧の劣化を抑制すること、また電流コラプス現象を抑制することが求められている。
【先行技術文献】
【特許文献】
【０００５】
特開２０１５－１０６６２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の種々の態様は、ＡｌＧａＮ層の電界集中を抑制することで、リーク電流の増加及び耐圧の劣化を抑制し、また電流コラプス現象を抑制できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
以下に本発明の種々の態様について説明する。
【０００８】
［１］ｎ型ＧａＮ層と、
前記ｎ型ＧａＮ層上に配置された第１のｎ型ＡｌＧａＮ層と、
前記第１のｎ型ＡｌＧａＮ層上に配置された第２のｎ型ＡｌＧａＮ層と、
前記第１のｎ型ＡｌＧａＮ層上に配置され、前記第２のｎ型ＡｌＧａＮ層の一方側に位置するソース電極と、
前記第１のｎ型ＡｌＧａＮ層上に配置され、前記第２のｎ型ＡｌＧａＮ層の他方側に位置するドレイン電極と、
前記第２のｎ型ＡｌＧａＮ層上に配置され、前記第２のｎ型ＡｌＧａＮ層上の中央より前記ソース電極側に位置するｐ型ＡｌＧａＮ層と、
前記ｐ型ＡｌＧａＮ層上に配置されたゲート電極と、
を有することを特徴とする半導体装置。
【０００９】
［２］ｎ型ＧａＮ層と、
前記ｎ型ＧａＮ層上に配置されたｎ型ＡｌＧａＮ層と、
前記ｎ型ＡｌＧａＮ層上に配置された第１のｐ型ＡｌＧａＮ層と、
前記ｎ型ＡｌＧａＮ層上に配置され、前記第１のｐ型ＡｌＧａＮ層の一方側に位置するソース電極と、
前記ｎ型ＡｌＧａＮ層上に配置され、前記第１のｐ型ＡｌＧａＮ層の他方側に位置するドレイン電極と、
前記第１のｐ型ＡｌＧａＮ層上に配置され、前記第１のｐ型ＡｌＧａＮ層上の中央より前記ソース電極側に位置する第２のｐ型ＡｌＧａＮ層と、
前記第２のｐ型ＡｌＧａＮ層上に配置されたゲート電極と、
を有することを特徴とする半導体装置。
【００１０】
［３］上記［１］において、
前記第２のｎ型ＡｌＧａＮ層の組成は、Ａｌ
ｘ
Ｇａ
１－Ｘ
Ｎであり、ｘは０．０１以上０．２５以下であることを特徴とする半導体装置。
（【００１１】以降は省略されています）

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