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公開番号2023166123
公報種別公開特許公報(A)
公開日2023-11-21
出願番号2022076924
出願日2022-05-09
発明の名称半導体装置
出願人ローム株式会社
代理人個人,個人
主分類H01L 21/336 20060101AFI20231114BHJP(基本的電気素子)
要約【課題】ソース領域およびドレイン領域における寄生容量を低減すること。
【解決手段】半導体装置は、第1面22uを有する半導体層22と、第1面22uに形成されたウエル領域23と、ウエル領域23を囲む枠状に形成され、ウエル領域23に接し、ウエル領域23の表面部に活性領域25を区画する素子分離領域24と、活性領域25上において第1面22uと平行なY方向に延び、Y方向における端部271,272が素子分離領域24の上に配置されたメインゲート電極27と、第1面22uに垂直なZ方向から視てY方向と直交するX方向においてメインゲート電極27とウエル領域23の端部231,232との間に配置され、Y方向に延びたダミーゲート電極32,34と、活性領域25の表面部に形成され、Z方向から視てメインゲート電極27とダミーゲート電極32,34との間に配置されたソース領域41およびドレイン領域42と、を含む。
【選択図】図2
特許請求の範囲【請求項1】
主面を有する半導体層と、
前記半導体層の前記主面に形成された第1導電型のウエル領域と、
前記ウエル領域を囲む枠状に形成され、前記ウエル領域に接し、前記ウエル領域の表面部に活性領域を区画する素子分離領域と、
前記活性領域上において前記主面と平行な第1方向に延び、前記第1方向における両端部が前記素子分離領域の上に配置されたメインゲート電極と、
前記主面に垂直な第3方向から視て前記第1方向と直交する第2方向において前記メインゲート電極と前記ウエル領域の端部との間に配置され、前記第1方向に延びたダミーゲート電極と、
前記活性領域の表面部に形成され、前記第3方向から視て前記メインゲート電極と前記ダミーゲート電極との間に配置された第2導電型のソース領域およびドレイン領域と、
を含む、半導体装置。
続きを表示(約 990 文字)【請求項2】
前記第3方向から視て、前記第2方向において、前記ダミーゲート電極と、前記ダミーゲート電極に対して前記メインゲート電極とは反対側に位置する前記素子分離領域との間の前記活性領域の前記表面部に形成された第1導電型のバックゲート領域を含む、
請求項1に記載の半導体装置。
【請求項3】
前記第3方向から視て、前記第2方向において、前記ダミーゲート電極と、前記ダミーゲート電極に対して前記メインゲート電極とは反対側に位置する前記素子分離領域との間の前記活性領域の前記表面部に形成された第2導電型の拡散領域と、
前記第3方向から視て、前記第1方向において前記ウエル領域の端部と前記メインゲート電極との間に設けられ、前記第2方向に延びる第1導電型のバックゲート領域と、
を含む、
請求項1に記載の半導体装置。
【請求項4】
前記ダミーゲート電極は、前記第2方向における端部が前記素子分離領域上に配置されている、
請求項1に記載の半導体装置。
【請求項5】
前記第3方向から視て、前記第1方向において前記ソース領域および前記ドレイン領域は、前記素子分離領域から離隔して形成され、
前記第3方向から視て、前記第1方向において前記ソース領域および前記ドレイン領域の端部と前記素子分離領域との間の前記活性領域、および前記素子分離領域の一部を覆うように形成され、前記第2方向に延び、前記メインゲート電極と前記ダミーゲート電極とを接続する接続部を含む、
請求項1に記載の半導体装置。
【請求項6】
前記半導体層に形成された第1MOSFETと第2MOSFETとを備え、
前記第1MOSFETは、前記第1導電型がp型であり、かつ前記第2導電型がn型である、前記ウエル領域、前記ソース領域および前記ドレイン領域と、前記素子分離領域、前記メインゲート電極、前記ダミーゲート電極、を含み、
前記第2MOSFETは、前記第1導電型がn型であり、かつ前記第2導電型がp型である、前記ウエル領域、前記ソース領域および前記ドレイン領域と、前記素子分離領域、前記メインゲート電極、前記ダミーゲート電極、を含む、
請求項1から請求項5のいずれか一項に記載の半導体装置。

発明の詳細な説明【技術分野】
【0001】
本開示は、半導体装置に関するものである。
続きを表示(約 2,600 文字)【背景技術】
【0002】
従来、半導体装置は、回路素子の一つとして、MOSFET(Metal Oxide Semiconductor Field Effect Transistor:電界効果型MOSトランジスタ)を含む(たとえば、特許文献1参照)。MOSFETは、ウエル領域の上に配置されたゲート電極と、素子分離領域内のウエル領域に形成されたソース領域およびドレイン領域とを含む。ソース領域は、コンタクトによりソース電極に接続され、ドレイン領域はコンタクトによりドレイン電極に接続される。
【先行技術文献】
【特許文献】
【0003】
特開2021-192416号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、MOSFETは、そのレイアウト、たとえばドレイン領域およびソース領域の形状(大きさ)やコンタクトの配置位置等によって、電気的特性が変動する場合がある。このため、レイアウトの影響を低減するようにドレイン領域およびソース領域を大きくすることが考えられる。すると、ドレイン領域およびソース領域とウエル領域との間の寄生容量が増加する。このような寄生容量の増加は、MOSFETの電気的特性の低下を招く一因となる。
【課題を解決するための手段】
【0005】
本開示の一態様である半導体装置は、主面を有する半導体層と、前記半導体層の前記主面の表面部に形成された第1導電型のウエル領域と、前記ウエル領域を囲む枠状に形成され、前記ウエル領域に接し、前記ウエル領域の表面部に活性領域を区画する素子分離領域と、前記活性領域上において、前記主面と平行な第1方向に延び、前記第1方向における両端部が前記素子分離領域の上に配置されたメインゲート電極と、前記主面に垂直な第3方向から視て前記第1方向と直交する第2方向において前記メインゲート電極と前記活性領域の端部との間に配置され、前記第1方向に延びたダミーゲート電極と、前記活性領域の表面部に形成され、前記第3方向から視て前記メインゲート電極と前記ダミーゲート電極との間に配置された第2導電型のソース領域およびドレイン領域と、を含む。
【発明の効果】
【0006】
本開示の一態様である半導体装置によれば、ソース領域およびドレイン領域における寄生容量を低減することができる。
【図面の簡単な説明】
【0007】
図1は、半導体装置の一例を示す概略平面図である。
図2は、第1実施形態の第1MOSFETを示す平面図である。
図3は、図2のF3-F3線断面図である。
図4は、図2のF4-F4線断面図である。
図5は、比較例1のMOSFETを示す断面図である。
図6は、比較例2のMOSFETを示す断面図である。
図7は、第2実施形態の第1MOSFETを示す平面図である。
図8は、図7のF8-F8線断面図である。
図9は、図7のF9-F9線断面図である。
図10は、第3実施形態の第1MOSFETを示す平面図である。
図11は、図10のF11-F11線断面図である。
図12は、図10のF12-F12線断面図である。
図13は、第4実施形態の第1MOSFETを示す平面図である。
図14は、図13のF14-F14線断面図である。
図15は、図13のF15-F15線断面図である。
図16は、図13のF16-F16線断面図である。
図17は、第5実施形態の第1MOSFETを示す平面図である。
図18は、図17のF18-F18線断面図である。
図19は、図17のF19-F19線断面図である。
図20は、図17のF20-F20線断面図である。
【発明を実施するための形態】
【0008】
以下、添付図面を参照して本開示の半導体装置のいくつかの実施形態を説明する。なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。本開示における「第1」、「第2」、「第3」等の用語は、単に対象物を区別するために用いられており、対象物を順位づけするものではない。
【0009】
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
【0010】
(半導体装置の概要)
図1は、半導体装置10の一例を示す概略平面図である。
半導体装置10は、第1面22uを有する半導体層22と、半導体層22に形成された第1MOSFET11および第2MOSFET12とを含む。第1MOSFET11と第2MOSFET12は、素子分離領域24によって半導体装置10の他の領域から分離されている。第1MOSFET11と第2MOSFET12は、互いに導電型が反転された構成を有している。第1MOSFET11は、第1導電型がp型であり、かつ第2導電型がn型である領域を含む回路素子であり、第2導電型(n型)のチャネルを形成するNチャネルMOSFETである。第2MOSFET12は、第1導電型がn型であり、かつ第2導電型がp型である領域を含む回路素子であり、第2導電型(p型)のチャネルを形成するPチャネルMOSFETである。つまり、この半導体装置10は、素子分離領域24によって他の領域から分離され、CMOSFET(Complementary Metal Oxide Semiconductor Field Effect Transistor)が形成CMOS領域を含むといえる。
(【0011】以降は省略されています)

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