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公開番号2023079171
公報種別公開特許公報(A)
公開日2023-06-07
出願番号2022165973
出願日2022-10-17
発明の名称半導体メモリ装置及びその製造方法
出願人エスケーハイニックス株式会社,SK hynix Inc.
代理人弁理士法人三枝国際特許事務所
主分類H10B 43/27 20230101AFI20230531BHJP()
要約【課題】製造工程を単純化することのできる半導体メモリー装置及びその製造方法を提供する。
【解決手段】交互に積層された層間絶縁膜及び導電膜を含むゲート積層体GSTと、ゲート積層体GSTを貫通するコア柱COと、コア柱COとゲート積層体GSTとの間に配置されたチャンネル膜CLと、チャンネル膜CLとゲート積層体GSTとの間に配置されたメモリ膜MLと、ゲート積層体GSTと接触されたドープ半導体部DSと、を含み、ドープ半導体部DSは、ゲート積層体GSTと接触された界面までゲート積層体GST及びコア柱COを取り囲む第1領域aと、第1領域aからメモリ膜MLとコア柱COとの間に延びる第2領域bと、を含む半導体メモリー装置を含む。
【選択図】図2
特許請求の範囲【請求項１】
交互に積層された層間絶縁膜及び導電膜を含むゲート積層体と、
前記ゲート積層体を貫通するコア柱と、
前記コア柱と前記ゲート積層体との間に配置されたチャンネル膜と、
前記チャンネル膜と前記ゲート積層体との間に配置されたメモリ膜と、
前記ゲート積層体と接触されたドープ半導体部と、を含み、
前記ドープ半導体部は、
前記ゲート積層体と接触された界面までゲート積層体及び前記コア柱を取り囲む第１領域と、
前記第１領域から前記メモリ膜と前記コア柱との間に延びる第２領域と、を含むことを特徴とする半導体メモリ装置。
続きを表示（約 1,000 文字）【請求項２】
前記コア柱は、
前記ドープ半導体部の前記第１領域に向ける方向に前記ゲート積層体よりも突出された突出部を含み、
前記第１領域は、前記コア柱の突出部を取り囲む形状であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第２領域は、少なくとも前記導電膜のうちの前記コア柱の前記突出部に隣接した第１導電膜が配置された界面まで延びることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記第２領域は、前記チャンネル膜に接触されたことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記メモリ膜で取り囲まれたキャッピングパターンを更に含み、
前記コア柱は、前記ドープ半導体部の前記第１領域と前記キャッピングパターンとの間に配置されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
周辺回路を有する基板と、
前記周辺回路の上部に配置されたゲート積層体、前記ゲート積層体を貫通するコア柱、前記コア柱と前記ゲート積層体との間に配置されたチャンネル膜、及び前記チャンネル膜と前記ゲート積層体との間に配置されたメモリ膜を含むメモリセルアレイと、
前記ゲート積層体と接触された界面までゲート積層体及び前記コア柱を取り囲む第１領域及び前記第１領域から前記コア柱と前記メモリ膜との間に延びる第２領域を有するドープ半導体部と、を含むことを特徴とする半導体メモリ装置。
【請求項７】
前記コア柱は、前記ドープ半導体部の前記第１領域に向ける方向に前記ゲート積層体よりも突出された突出部を有することを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記ドープ半導体部は、前記コア柱の前記突出部及び前記チャンネル膜に接触されたことを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記ドープ半導体部は、少なくとも前記導電膜のうちの前記コア柱の前記突出部に隣接した第１導電膜が配置された界面まで延びることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１０】
前記ドープ半導体部は、ソース膜を構成することを特徴とする請求項６に記載の半導体メモリ装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体メモリ装置及びその製造方法に関し、より具体的には、３次元半導体メモリ装置及びその製造方法に関する。
続きを表示（約 2,600 文字）【背景技術】
【０００２】
半導体メモリ装置は、多数のメモリセルを含むメモリセルアレイを含むことができる。メモリセルアレイは、多様な構造に配置されたメモリセルを含むことができる。半導体メモリ装置の集積度向上のために、メモリセルは、基板上に３次元に配列されることができる。３次元半導体メモリ装置を製造するにあたって、多数の物質膜が積層された積層体を利用することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の実施形態は、製造工程を単純化することのできる半導体メモリ装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明の実施形態によれば、交互に積層された層間絶縁膜及び導電膜を含むゲート積層体と、前記ゲート積層体を貫通するコア柱と、前記コア柱と前記ゲート積層体との間に配置されたチャンネル膜と、前記チャンネル膜と前記ゲート積層体との間に配置されたメモリ膜と、前記ゲート積層体と接触されたドープ半導体部と、を含み、前記ドープ半導体部は、前記ゲート積層体と接触された界面までゲート積層体及び前記コア柱を取り囲む第１領域と、前記第１領域から前記メモリ膜と前記コア柱との間に延びる第２領域と、を含もことができる半導体メモリ装置を提供する。
【０００５】
本発明の実施形態によれば、周辺回路を有する基板と、前記周辺回路の上部に配置されたゲート積層体、前記ゲート積層体を貫通するコア柱、前記コア柱と前記ゲート積層体との間に配置されたチャンネル膜、及び前記チャンネル膜と前記ゲート積層体との間に配置されたメモリ膜を含むメモリセルアレイと、前記ゲート積層体と接触された界面までゲート積層体及び前記コア柱を取り囲む第１領域及び前記第１領域から前記コア柱と前記メモリ膜との間に延びる第２領域を有するドープ半導体部と、を含むことができる半導体メモリ装置を提供する。
【０００６】
本発明の実施形態によれば、第１基板上にメモリセルアレイを形成する際に、前記メモリセルアレイが、垂直方向に交互に積層された層間絶縁膜及び導電膜を含むゲート積層体、前記ゲート積層体を貫通して前記第１基板の内部に延びるチャンネルホール、前記チャンネルホールの表面に沿って延びるメモリ膜、前記メモリ膜の表面に沿って延びるチャンネル膜、及び前記チャンネル膜上で前記チャンネルホールの中心領域に配置されたコア柱を含むように前記メモリセルアレイを形成するステップと、前記メモリ膜が露出するように前記第１基板を除去するステップと、前記チャンネル膜の一部が露出するように前記メモリ膜の一部を除去するステップと、前記コア柱と前記メモリ膜との間にリセス領域が定義されるように前記チャンネル膜の一部をエッチングするステップと、前記リセス領域を充填するドープ半導体部を形成するステップと、を含むことができる半導体メモリ装置の製造方法を提供する。
【発明の効果】
【０００７】
本発明によれば、チャンネル構造のジャンクションオーバーラップ（ｊｕｎｃｔｉｏｎｏｖｅｒｌａｐ）領域を構成することで、ゲート誘導ドレインリーク電流（ＧＩＤＬ：Ｇａｔｅｉｎｄｕｃｅｄｄｒａｉｎｌｅａｋａｇｅ）方式を利用する半導体メモリ装置の消去動作時、ＧＩＤＬ発生効率を増加させることができる。これにより、本発明は、半導体メモリ装置の動作信頼性を改善すると共に、工程の安全性を高めることができる。
【図面の簡単な説明】
【０００８】
本発明の一実施形態に係る半導体メモリ装置を概略的に示すブロック図である。
本発明の一実施形態に係る半導体メモリ装置を示す断面図である。
図２に示された半導体メモリ装置の一部領域を拡大した断面図である。
コア柱、チャンネル膜、及びメモリ膜の横断面を示す図である。
本発明の一実施形態に係る半導体メモリ装置の一部領域を拡大した断面図である。
本発明の一実施形態に係る半導体メモリ装置の製造方法を示す断面図である。
本発明の一実施形態に係る半導体メモリ装置の製造方法を示す断面図である。
本発明の一実施形態に係る半導体メモリ装置の製造方法を示す断面図である。
本発明の一実施形態に係る半導体メモリ装置の製造方法を示す断面図である。
本発明の一実施形態に係る半導体メモリ装置の製造方法を示す断面図である。
本発明の一実施形態に係る半導体メモリ装置の製造方法を示す断面図である。
本発明の一実施形態に係る半導体メモリ装置の製造方法を示す断面図である。
本発明の一実施形態に係る半導体メモリ装置の製造方法を示す断面図である。
本発明の一実施形態に係る半導体メモリ装置の製造方法を示す断面図である。
本発明の一実施形態に係る半導体メモリ装置の製造方法を示す断面図である。
本発明の一実施形態に係る半導体メモリ装置の製造方法を示す断面図である。
本発明の一実施形態に係る半導体メモリ装置の製造方法を示す断面図である。
本発明の一実施形態に係るメモリシステムの構成を示すブロック図である。
本発明の一実施形態に係るコンピューティングシステムの構成を示すブロック図である。
【発明を実施するための形態】
【０００９】
本明細書又は出願に開示されている本発明の概念による実施形態に対して特定の構造的或いは機能的説明は、本発明の概念による実施形態を説明するために例示されたものである。本発明の概念による実施形態は、本明細書又は出願に説明された実施形態に限定されず、様々な形態で実施することができる。
【００１０】
本発明の実施形態において第１及び第２などの用語は、様々な構成要素を説明するのに用いられるが、前記構成要素は前記用語によって限定されない。前記用語は、一つの構成要素を他の構成要素から区別する目的で用いられる。例えば、本発明の概念による権利範囲から逸脱することなく、第１構成要素は第２構成要素と呼ぶことが可能であり、同様に第２構成要素は第１構成要素と呼ぶことも可能である。
（【００１１】以降は省略されています）

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