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公開番号2023077208
公報種別公開特許公報(A)
公開日2023-06-05
出願番号2021190420
出願日2021-11-24
発明の名称スピンMOSFET
出願人TDK株式会社
代理人個人,個人,個人
主分類H01L 29/66 20060101AFI20230529BHJP(基本的電気素子)
要約【課題】MR比の低下を抑制可能なスピンMOSFETを提供する。
【解決手段】
スピンMOSFET10は、半導体層2と、半導体層2の外面2s上に設けられた第1強磁性層3、第2強磁性層4、ゲート電極7、及び、ゲート絶縁層8と、を備える。第1強磁性層3及び第2強磁性層4は、x方向において互いに離間すると共に、z方向に磁化容易軸をそれぞれ有する。外面2sは、y方向で互いに対向する側面2e及び側面2fと、z方向で互いに対向する上面2a及び下面2bと、を有する。第1強磁性層3及び第2強磁性層4は、上面2a上に設けられる。ゲート電極7は、x方向において少なくとも第1強磁性層3及び第2強磁性層4の間に位置するように、ゲート絶縁層8を介して側面2e上に設けられている。
【選択図】図1
特許請求の範囲【請求項１】
半導体層と、
前記半導体層の外面上に設けられた第１強磁性層、第２強磁性層、第１電極、及び第１絶縁層と、を備え、
前記第１強磁性層及び前記第２強磁性層は、第１方向において互いに離間すると共に、前記第１方向に直交する第２方向に磁化容易軸をそれぞれ有し、
前記外面は、前記第１方向及び前記第２方向に直交する第３方向で互いに対向する一対の第１面と、前記第２方向で互いに対向する一対の第２面と、を有し、
前記第１強磁性層及び前記第２強磁性層は、いずれか一方の前記第２面上に設けられ、
前記第１電極は、前記第１方向において少なくとも前記第１強磁性層及び前記第２強磁性層の間に位置するように、前記第１絶縁層を介して少なくとも一方の前記第１面上に設けられている、
スピンＭＯＳＦＥＴ。
続きを表示（約 1,600 文字）【請求項２】
前記第１電極は、前記一対の第１面上にそれぞれ設けられている、
請求項１に記載のスピンＭＯＳＦＥＴ。
【請求項３】
前記外面上に設けられた第２電極及び第２絶縁層を更に備え、
前記第２電極は、前記第１方向において少なくとも前記第１強磁性層及び前記第２強磁性層の間に位置するように、前記第２絶縁層を介して少なくとも一方の前記第２面上に設けられており、
前記第１絶縁層のＳｉＯ
２
換算膜厚は、前記第２絶縁層のＳｉＯ
２
換算膜厚よりも小さい、
請求項２に記載のスピンＭＯＳＦＥＴ。
【請求項４】
前記第２電極は、前記一対の第２面上にそれぞれ設けられている、
請求項３に記載のスピンＭＯＳＦＥＴ。
【請求項５】
半導体層と、
前記半導体層の外面上に設けられた第１強磁性層、第２強磁性層、第１電極、第１絶縁層、第２電極、及び第２絶縁層と、を備え、
前記第１強磁性層及び前記第２強磁性層は、第１方向において互いに離間すると共に、前記第１方向に直交する第２方向に磁化容易軸をそれぞれ有し、
前記外面は、前記第１方向及び前記第２方向に直交する第３方向で互いに対向する一対の第１面と、前記第２方向で互いに対向する一対の第２面と、を有し、
前記第１強磁性層及び前記第２強磁性層は、いずれか一方の第１面上に設けられ、
前記第１電極は、前記第１方向において少なくとも前記第１強磁性層及び前記第２強磁性層の間に位置するように、前記第１絶縁層を介して少なくとも一方の前記第１面上に設けられており、
前記第２電極は、前記第１方向において少なくとも前記第１強磁性層及び前記第２強磁性層の間に位置するように、前記第２絶縁層を介して前記一対の第２面上にそれぞれ設けられており、
前記第１絶縁層のＳｉＯ
２
換算膜厚は、前記第２絶縁層のＳｉＯ
２
換算膜厚よりも小さい、
スピンＭＯＳＦＥＴ。
【請求項６】
前記第１電極は、前記一対の第１面上にそれぞれ設けられている、
請求項５に記載のスピンＭＯＳＦＥＴ。
【請求項７】
半導体層と、
前記半導体層の外面上に設けられた第１強磁性層、第２強磁性層、第１電極、及び第１絶縁層と、を備え、
前記第１強磁性層及び前記第２強磁性層は、第１方向において前記半導体層を挟んで対向すると共に、前記第１方向に直交する第２方向に磁化容易軸をそれぞれ有し、
前記外面は、前記第１方向及び前記第２方向に直交する第３方向で互いに対向する一対の第１面を有し、
前記第１電極は、前記第１絶縁層を介して少なくとも一方の前記第１面上に設けられている、
スピンＭＯＳＦＥＴ。
【請求項８】
前記第１電極は、前記第１絶縁層を介して前記一対の前記第１面上にそれぞれ設けられている、
請求項７に記載のスピンＭＯＳＦＥＴ。
【請求項９】
前記外面上に設けられた第２電極及び第２絶縁層を更に備え、
前記外面は、前記第２方向で互いに対向する一対の第２面を更に有し、
前記第２電極は、前記第２絶縁層を介して少なくとも一方の前記第２面上に設けられており、
前記第１絶縁層のＳｉＯ
２
換算膜厚は、前記第２絶縁層のＳｉＯ
２
換算膜厚よりも小さい、
請求項８に記載のスピンＭＯＳＦＥＴ。
【請求項１０】
前記第２電極は、前記第２絶縁層を介して前記一対の前記第２面上にそれぞれ設けられている、
請求項９に記載のスピンＭＯＳＦＥＴ。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、スピンＭＯＳＦＥＴに関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
特許文献１及び特許文献２には、次世代半導体素子としてスピンＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が記載されている。スピンＭＯＳＦＥＴは、従来のＭＯＳＦＥＴをベースとして形成され、ソース電極及びドレイン電極に強磁性層が用いられている。スピンＭＯＳＦＥＴでは、ソース電極の磁化の向きに対応するスピンを有するスピン偏極キャリアがソース電極から半導体チャネルに注入され、ドレイン電極から取り出される。スピンＭＯＳＦＥＴは、従来のＭＯＳＦＥＴと同様にゲート電圧によって電流の制御を行うと共に、ソース電極及びドレイン電極の磁化の向きの相対角度によっても電流の制御を行う。すなわち、スピンＭＯＳＦＥＴは、従来のＭＯＳＦＥＴに磁気抵抗効果素子の機能を付加することができる。
【先行技術文献】
【特許文献】
【０００３】
国際公開第２００４／０７９８２７号
特開２００９－１５８５９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述のようなスピンＭＯＳＦＥＴでは、ゲート電界印加により生じる有効磁場（ラシュバ型スピン軌道相互作用）が考慮されていない。このため、半導体チャネルを流れるスピン偏極キャリアのスピンの向きが有効磁場により変化し、ＭＲ比が低下するおそれがある。
【０００５】
本開示は、ＭＲ比の低下を抑制可能なスピンＭＯＳＦＥＴを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本開示の一実施態様に係るスピンＭＯＳＦＥＴは、半導体層と、半導体層の外面上に設けられた第１強磁性層、第２強磁性層、第１電極、及び第１絶縁層と、を備え、第１強磁性層及び第２強磁性層は、第１方向において互いに離間すると共に、第１方向に直交する第２方向に磁化容易軸をそれぞれ有し、外面は、第１方向及び第２方向に直交する第３方向で互いに対向する一対の第１面と、第２方向で互いに対向する一対の第２面と、を有し、第１強磁性層及び第２強磁性層は、いずれか一方の第２面上に設けられ、第１電極は、第１方向において少なくとも第１強磁性層及び第２強磁性層の間に位置するように、第１絶縁層を介して少なくとも一方の第１面上に設けられている。
【０００７】
上記スピンＭＯＳＦＥＴでは、第１強磁性層及び第２強磁性層は、第１方向において互いに離間している。したがって、第１強磁性層と第２強磁性層との間を流れる電流が供給されると、半導体層中には第１方向に沿ったスピン偏極キャリアの流れが生じる。第１電極は、半導体層の第３方向で互いに対向する一対の第１面のうち、少なくとも一方の第１面上に設けられている。したがって、第１電極にゲート電圧が印加されると、半導体層中には第３方向に沿った電場が生じる。この第３方向に沿った電場の発生により、半導体層中において、第３方向と、スピン偏極キャリアの運動方向である第１方向と、に直交する方向である第２方向に沿った有効磁場が生じ、スピン偏極キャリアのスピンに作用する。第１強磁性層及び第２強磁性層は、第２方向に磁化容易軸をそれぞれ有するので、半導体層に注入されるスピン偏極キャリアのスピンの向きは第２方向であり、この有効磁場の方向と同じである。したがって、半導体層中を流れるスピン偏極キャリアのスピンの向きがゲート電圧の印加により生じる有効磁場により変化することが抑制され、スピン散乱を抑制することができる。この結果、ＭＲ比の低下を抑制することができる。
【０００８】
第１電極は、一対の第１面上にそれぞれ設けられていてもよい。この場合であっても、ＭＲ比の低下を抑制することができる。
【０００９】
外面上に設けられた第２電極及び第２絶縁層を更に有し、第２電極は、第１方向において少なくとも第１強磁性層及び第２強磁性層の間に位置するように、第２絶縁層を介して少なくとも一方の第２面上に設けられており、第１絶縁層のＳｉＯ
２
換算膜厚は、第２絶縁層のＳｉＯ
２
換算膜厚よりも小さくてもよい。この場合、第２電極は、第２方向で互いに対向する一対の第２面のうち、少なくとも一方の第２面上に設けられている。したがって、第１電極及び第２電極にゲート電圧が印加されると、半導体層では、第１電極により第３方向に沿った電場が生じるだけでなく、第２電極により第２方向に沿った電場が生じ得る。ここで、第１絶縁層のＳｉＯ
２
換算膜厚は、第２絶縁層のＳｉＯ
２
換算膜厚よりも小さい。このため、半導体層では、第３方向に沿った電場の大きさは第２方向に沿った電場の大きさよりも大きくなる。したがって、ゲート電圧の印加により生じる有効磁場のうち、スピン偏極キャリアのスピンに強く作用する有効磁場の方向は第２方向であり、半導体層に注入されるスピン偏極キャリアのスピンの向きと同じである。よって、スピン散乱を抑制することができる。この結果、ＭＲ比の低下を抑制することができる。
【００１０】
第２電極は、一対の第２面上にそれぞれ設けられていてもよい。この場合であっても、ＭＲ比の低下を抑制することができる。
（【００１１】以降は省略されています）

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