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公開番号2023074678
公報種別公開特許公報(A)
公開日2023-05-30
出願番号2021187723
出願日2021-11-18
発明の名称半導体装置
出願人エイブリック株式会社
代理人
主分類H01L 21/336 20060101AFI20230523BHJP(基本的電気素子)
要約【課題】高耐圧化と低オン抵抗化の両立が可能なLDMOSトランジスタを提供する。
【解決手段】半導体基板1の主面に形成されたP型ボディ領域6と、N型ソース領域9と、N型ドリフト領域7と、N型ドレイン領域10と、ゲート絶縁膜12を介して形成されたゲート電極13と、ドリフト領域上に第1の絶縁膜8を介して形成された第1のフィールドプレート13と、ソース領域又はゲート電極に接し、第1のフィールドプレート上に第2の絶縁膜14を介して形成された、複数の第2のフィールドプレート16a、19aと、P型第1の埋め込み領域4と、第1の埋め込み領域の不純物濃度より小さな不純物濃度を有するP型第2の埋め込み領域5を備える。第1及び第2のフィールドプレートは上層になるに従い、ドレイン領域から半導体基板平面方向の距離が小さく、第1及び第2の埋め込み領域とドレイン領域との距離LB1、LB2と所定の関係にある。
【選択図】図1
特許請求の範囲【請求項１】
半導体基板の主面に形成された第１導電型のボディ領域と、
前記ボディ領域の表面に形成された第２導電型のソース領域と、
前記ボディ領域と接するように形成された第２導電型のドリフト領域と、
前記ドリフト領域上に形成された第２導電型のドレイン領域と、
前記ソース領域と前記ドリフト領域との間の前記ボディ領域及び前記ソース領域側の前記ドリフト領域上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極から前記ドレイン領域方向に延在し、前記ドリフト領域上に第１の絶縁膜を介して形成された、第１のフィールドプレートと、
前記ソース領域又は前記ゲート電極に接し、前記第１のフィールドプレート上に第２の絶縁膜を介して形成された、複数の配線層からなる第２のフィールドプレートと、
前記ボディ領域に接し、前記ドリフト領域の下方に形成された第１導電型の第１の埋め込み領域と、
前記第１の埋め込み領域に隣接し、前記ドリフト領域の下方に前記ドレイン領域方向に延在して形成された前記第１の埋め込み領域の不純物濃度より小さな不純物濃度を有する第１導電型の第２の埋め込み領域を備え、
前記第２のフィールドを構成する複数の配線層において、上層にある配線層の前記ドレイン領域との距離は、下層にある配線層の前記ドレイン領域との距離よりも短く、最下層にある配線層の前記ドレイン領域との距離は、前記第１のフィールドプレートの前記ドレイン領域との距離よりも短く、
前記最上層の配線層の前記ドレイン領域との距離は、前記第２の埋め込み領域の前記ドレイン領域との距離よりも短く、
前記第１のフィールドプレートの前記ドレイン領域との距離は、前記第１の埋め込み領域の前記ドレイン領域との距離よりも長いことを特徴とする半導体装置。
続きを表示（約 830 文字）【請求項２】
請求項１に記載の半導体装置であって、
前記ドリフト領域の不純物濃度は１ｅ１０
１６
／ｃｍ
３
より大きく、第１の埋め込み領域の不純物濃度は１ｅ１０
１６
／ｃｍ
３
より大きく、
前記第２の埋め込み領域の不純物濃度は、第１の埋め込み領域の不純物濃度の１／３から２／３の値に設定されていることを特徴とする半導体装置。
【請求項３】
請求項１、２に記載の半導体装置であって、
前記第２のフィールドプレートを構成する複数の配線層において、
最下層にある配線層の前記ドレイン領域との距離は、前記第１の埋め込み領域の前記ドレイン領域との距離よりも小さく、
前記第２の埋め込み領域の前記ドレイン領域との距離よりも大きいことを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記第２の埋め込み領域に隣接し、前記ドリフト領域の下方に、前記ドレイン領域方向に延在して形成された前記第２の埋め込み領域の不純物濃度より小さな不純物濃度を有する第１導電型の第３の埋め込み領域を備え、
前記第３の埋め込み領域と前記ドレイン領域との距離は、前記第２のフィールドプレートを構成する配線層において、最上層にある配線層の前記ドレイン領域との距離よりも大きいことを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記第３の埋め込み領域の不純物濃度は、前記第２の埋め込み領域の不純物濃度の１／３から２／３の値に設定されていることを特徴とする半導体装置。
【請求項６】
請求項１乃至５に記載の半導体装置であって、
前記半導体基板は、半導体層中に埋め込み絶縁層を有するＳＯＩ基板からなることを特徴とする半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は半導体装置の構造に係り、特に１００Ｖ以上の高耐圧が要求される高耐圧ＬＤＭＯＳトランジスタに適用して有効な技術に関する。
続きを表示（約 1,600 文字）【背景技術】
【０００２】
車載用ソレノイド、ファンモータなどのインダクターや、圧電素子などの容量素子を負荷とする駆動回路に使われるトランジスタとして半導体基板上に形成された、耐圧が約３０Ｖ以上のＬＤＭＯＳ（ＬａｔｅｒａｌＤｏｕｂlｅ－ｄｉｆｆｕｓｅｄＭＯＳ）トランジスタがある。
【０００３】
このＬＤＭＯＳトランジスタにおいて、高い耐圧を確保しながらも、低オン抵抗を実現するために、電流が流れるドリフト領域の不純物濃度を大きくしながら、ドリフト領域の下部にドリフト領域とは導電型が逆となる不純物層（埋め込み層）を設けたトランジスタ構造が知られている。（特許文献１）
【０００４】
図８に示すこの従来型のＮ型ＬＤＭＯＳトランジスタ４００では、Ｐ型埋め込み層４がＮ型ドリフト領域７の下方にＰ型ボディ領域から延在しているとともに、ドリフト領域７上の絶縁層８上にゲート電極１３の第１のフィールドプレートと、第１のフィールドプレート上の層間絶縁膜１４、１７の上に形成された複数の配線層からなる第２のフィールドプレート１６a、１９aが設けられている。そして、Ｐ型埋め込み層４のドレイン１０からの距離ＬＢは、第１のフィールドプレートのドレインからの距離ＬＦ１よりも小さく、第２のフィールドプレートを構成する上層配線層１９aのドレインからの距離ＬＦ３よりも大きく設計されている。
【０００５】
係る構成により、ドリフト領域７の不純物濃度を１ｅ１６／ｃｍ
３
以上の比較的高濃度とした場合でも、トランジスタのオフ状態におけるドリフト領域７で電界の集中を生じることなく、電位ポテンシャルを均一にすることができる。この結果、高い耐圧と低オン抵抗を両立したトランジスタ特性が得られる。
【先行技術文献】
【特許文献】
【０００６】
特開２０２０－９８８８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献１に記載のＮ型ＬＤＭＯＳトランジスタでは、オフ状態時には比較的高い耐圧が得られるものの、トランジスタがオン状態時におけるドレイン電流の飽和領域において、電流が飽和せずにソース・ドレイン間電圧（Ｖｄｓ）の増大と共に増大するという特性がみられる。
【０００８】
図９は図８に示したＮ型ＬＤＭＯＳトランジスタのオン・オフ状態におけるドレイン電流（Ｉｄｓ）のＶｄｓ依存性を示す。ゲートに電圧を加えたオン状態において、ドレイン電流はＩｄｓがＶｄｓに対して直線的に変化するリニア領域（Ｒｅｇｉｏｎ１）、Ｖｄｓに対してＩｄｓの変化が小さい飽和領域（Ｒｅｇｉｏｎ２）、Ｖｄｓに対してＩｄｓが大きく変化するアバランシェ領域（Ｒｅｇｉｏｎ３）に分けられ、飽和領域（Ｒｅｇｉｏｎ２）において、ＶｄｓがＶｄｓ増大と共に緩やかに増大する領域（Ｒｅｇｉｏｎ２ｂ）がある。この領域はオフ耐圧（ＢＶｏｆｆ）の電圧に対して比較的低いＶｄｓから生じている。このような特性のトランジスタをカレントミラー回路に用いた場合、ミラー比が電流量によって変化してしまう。
【０００９】
また、本トランジスタは、図９に示すように、Ｖｄｓに対してＩｄｓが大きく変化するアバランシェ領域（Ｒｅｇｉｏｎ３）となるＶｄｓもＢＶｏｆｆに対して比較的小さくなっている。
【００１０】
このため、例えばインダクターが負荷となる駆動回路などで、オフ状態からオン状態となる遷移期間中に高いＶｄｓが印加されて、トランジスタがアバランシェ領域（Ｒｅｇｉｏｎ３）となった場合、大きなドレイン電流が流れて素子が破壊されるという問題がある。
（【００１１】以降は省略されています）

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