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公開番号2023074006
公報種別公開特許公報(A)
公開日2023-05-26
出願番号2022183164
出願日2022-11-16
発明の名称不揮発性メモリ装置及びその動作方法
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人個人,個人,個人
主分類G06F 12/02 20060101AFI20230519BHJP(計算;計数)
要約【課題】向上された性能及び向上された可用容量を有する不揮発性メモリ装置及びその動作方法を提供すること。
【解決手段】本発明によると、不揮発性メモリ装置は、第1及び第2プレーンと、外部コントローラから第1プレーンの複数のメモリブロックのうち第1メモリブロックに対応する第1入力アドレスを受信し、第1入力アドレス及び不良ブロック情報に基づいて置換アドレスを出力するように構成されるアドレス置換回路と、置換アドレスに基づいて、第2プレーンの複数のメモリブロックのうち置換アドレスに対応する第2メモリブロックと連結されるワードラインを制御するように構成されるアドレスデコーダと、を含むが、第1プレーンの第1メモリブロックは不良ブロックである。
【選択図】図2
特許請求の範囲【請求項１】
第１及び第２プレーンであって、それぞれが複数のメモリブロックを含む第１及び第２プレーンと、
外部コントローラから前記第１プレーンの前記複数のメモリブロックのうち第１メモリブロックに対応する第１入力アドレスを受信し、前記第１入力アドレス及び不良ブロック情報に基づいて置換アドレスを出力するように構成されるアドレス置換回路と、
前記置換アドレスに基づいて、前記第２プレーンの前記複数のメモリブロックのうち前記置換アドレスに対応する第２メモリブロックと連結されるワードラインを制御するように構成されるアドレスデコーダと、を含むが、
前記第１プレーンの前記第１メモリブロックは不良ブロックである、不揮発性メモリ装置。
続きを表示（約 1,200 文字）【請求項２】
前記アドレス置換回路は、前記外部コントローラから前記第１プレーンの前記複数のメモリブロックのうち第３メモリブロックに対応する第２入力アドレスを受信し、前記第２入力アドレス及び不良ブロック情報に基づいて前記第２入力アドレスを出力するように更に構成され、
前記アドレスデコーダは、前記アドレス置換回路から出力される前記第２入力アドレスに基づいて、前記第１プレーンの前記第３メモリブロックと連結されるワードラインを制御するように更に構成され、
前記第３メモリブロックは正常ブロックである、請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記第１メモリブロックは、前記外部コントローラによって使用されるファームウェアコードを保存するように構成される、請求項１に記載の不揮発性メモリ装置。
【請求項４】
前記第１プレーンに含まれる前記複数のメモリブロックに対する第１不良ブロックの割合は、前記第２プレーンに含まれる前記複数のメモリブロックに対する第２不良ブロックの割合より高い、請求項１に記載の不揮発性メモリ装置。
【請求項５】
前記第２メモリブロックは、前記第２プレーンの前記複数のメモリブロックのうちスペアブロックであり、
前記スペアブロックは、前記外部コントローラによって管理されないメモリブロックである、請求項１に記載の不揮発性メモリ装置。
【請求項６】
前記第１プレーンの前記複数のメモリブロックのうち可用のスペアブロックに対する第１割合は、前記第２プレーンの前記複数のメモリブロックのうち可用のスペアブロックに対する第２割合より低い、請求項５に記載の不揮発性メモリ装置。
【請求項７】
前記第２メモリブロックは、前記第２プレーンの前記複数のメモリブロックに含まれる複数の正常ブロックのうち一つであり、前記第２メモリブロックは、無効ブロックと処理される、請求項１に記載の不揮発性メモリ装置。
【請求項８】
前記不良ブロック情報は、前記第１及び第２プレーンそれぞれの前記複数のメモリブロックのうち前記不揮発性メモリ装置の初期不良に含まれる不良ブロックの情報含む、請求項１に記載の不揮発性メモリ装置。
【請求項９】
前記第１プレーンの前記第１メモリブロックは、前記第１及び第２プレーンによって形成されるスーパーブロックに含まれない、請求項１に記載の不揮発性メモリ装置。
【請求項１０】
前記第１プレーンに含まれる前記複数のメモリブロックは、複数の第１ビットラインを共有するように構成され、
前記第２プレーンに含まれる前記複数のメモリブロックは、複数の第２ビットラインを共有するように構成される、請求項１に記載の不揮発性メモリ装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は半導体メモリに関し、より詳しくは、不揮発性メモリ装置及びその動作方法に関する。
続きを表示（約 2,600 文字）【背景技術】
【０００２】
半導体メモリはＳＲＡＭ、ＤＲＡＭのように電源供給が遮断されたら保存（記憶）していたデータが消滅する揮発性メモリ装置と、フラッシュメモリ装置、ＰＲＡＭ、ＭＲＡＭ、ＲＲＡＭ、ＦＲＡＭのように電源供給が遮断されても保存していたデータを維持する不揮発性メモリ装置に区分される。
【０００３】
フラッシュメモリは大容量の保存（記憶）媒体として広く使用されている。フラッシュメモリの製造過程またはフラッシュメモリの駆動中に、多様な要因による不良または不良ブロックが発生することがある。このような不良ブロックは正常にデータを保存することができないため、フラッシュメモリの正常な動作のためには不良ブロックを処理するか、または他のメモリブロックに置換するための多様な動作が求められる。
【先行技術文献】
【特許文献】
【０００４】
米国特許第７，１５４，７８２号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、向上された性能及び向上された可用容量を有する不揮発性メモリ装置及びその動作方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一実施例によると、不揮発性メモリ装置は、第１及び第２プレーンであって、それぞれが複数のメモリブロックを含む第１及び第２プレーンと、前記外部コントローラから前記第１プレーンの前記複数のメモリブロックのうち第１メモリブロックに対応する第１入力アドレスを受信し、前記第１入力アドレス及び不良ブロック情報に基づいて置換アドレスを出力するように構成されるアドレス置換回路と、前記置換アドレスに基づいて、前記第２プレーンの前記複数のメモリブロックのうち前記置換アドレスに対応する第２メモリブロックと連結されるワードラインを制御するように構成されるアドレスデコーダと、を含むが、前記第１プレーンの前記第１メモリブロックは不良ブロックである。
【０００７】
本発明の一実施例によると、第１及び第２プレーンを含む不揮発性メモリ装置の動作方法は、外部コントローラから前記第１プレーンの複数のメモリブロックのうち不良ブロックである第１メモリブロックに対応する第１入力アドレスを受信するステップと、前記第２プレーンの複数のメモリブロックのうち第２メモリブロックに対する動作を行うステップと、を含む。
【０００８】
本発明の一実施例によると、複数の第１ビットラインを介して連結される複数の第１メモリブロックを含む第１プレーンと、複数の第２ビットラインを介して連結される複数の第２メモリブロックを含む第２プレーンと、制御ロジック回路と、を含み、第１動作情報を保存するように構成される第１専用メインブロックは、前記複数の第１メモリブロックに含まれ、第２動作情報を保存するように構成される第２専用メインブロックは、前記複数の第２メモリブロックに含まれ、前記第１専用メインブロックの写本である第１専用複製ブロック及び前記第２専用メインブロックの写本である第２専用複製ブロックは、前記複数の第２メモリブロックに含まれ、前記制御ロジック回路は、前記第１動作情報及び前記第２動作情報に基づいて初期化動作を行うように構成される。
【発明の効果】
【０００９】
本発明によると、不揮発性メモリは複数のプレーンを含み、複数のプレーンのそれぞれは複数のメモリブロックを含む。複数のメモリブロックのうち不良ブロックが発生したら、不良ブロックが含まれたプレーンと他のプレーンのメモリブロックのうち一つに不良ブロックが置換される。それによって、各プレーンの不良ブロックの割合が異なる場合であっても、不揮発性メモリの可用容量が向上される。よって、向上された性能及び向上された可用容量を有する不揮発性メモリ装置及びその動作方法が提供される。
【図面の簡単な説明】
【００１０】
本発明の実施例による、ホスト－ストレージシステムを示すブロック図である。
図１の不揮発性メモリを示すブロック図である。
図２のメモリセルアレイに含まれるメモリブロックの一例を示す図である。
図２のメモリセルアレイのプレーン構造を示す図である。
図２のアドレス置換回路を示すブロック図である。
図５のアドレス置換回路の動作を説明するための図である。
図５のアドレス置換回路の動作を説明するための図である。
図５のアドレス置換回路を構成する方法を説明するための順序図である。
図８の順序図による動作を説明するための図である。
図５のアドレス置換回路を構成する方法を説明するための順序図である。
図１０の順序図による動作を説明するための図である。
図２のアドレス置換回路を示すブロック図である。
図１２のアドレス置換回路の動作を説明するための図である。
メモリブロックの置換による内部アドレスと物理アドレスとの間の対応関係の変化を説明するための図である。
メモリブロックの置換による内部アドレスと物理アドレスとの間の対応関係の変化を説明するための図である。
メモリブロックの置換による内部アドレスと物理アドレスとの間の対応関係の変化を説明するための図である。
図２の不揮発性メモリの動作を説明するための順序図である。
図１５の順序図による動作を説明するための図である。
図１５の順序図による動作を説明するための図である。
図２の不揮発性メモリの動作を説明するための図である。
図２の不揮発性メモリの動作を説明するための図である。
図２の不揮発性メモリの動作を説明するための図である。
図２の不揮発性メモリの動作を説明するための図である。
図１のストレージコントローラの動作を示す順序図である。
図１の不揮発性メモリの動作を示す順序図である。
本開示の一実施例によるメモリ装置を示す断面図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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