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公開番号2023074006
公報種別公開特許公報(A)
公開日2023-05-26
出願番号2022183164
出願日2022-11-16
発明の名称不揮発性メモリ装置及びその動作方法
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人個人,個人,個人
主分類G06F 12/02 20060101AFI20230519BHJP(計算;計数)
要約【課題】向上された性能及び向上された可用容量を有する不揮発性メモリ装置及びその動作方法を提供すること。
【解決手段】本発明によると、不揮発性メモリ装置は、第1及び第2プレーンと、外部コントローラから第1プレーンの複数のメモリブロックのうち第1メモリブロックに対応する第1入力アドレスを受信し、第1入力アドレス及び不良ブロック情報に基づいて置換アドレスを出力するように構成されるアドレス置換回路と、置換アドレスに基づいて、第2プレーンの複数のメモリブロックのうち置換アドレスに対応する第2メモリブロックと連結されるワードラインを制御するように構成されるアドレスデコーダと、を含むが、第1プレーンの第1メモリブロックは不良ブロックである。
【選択図】図2
特許請求の範囲【請求項1】
第1及び第2プレーンであって、それぞれが複数のメモリブロックを含む第1及び第2プレーンと、
外部コントローラから前記第1プレーンの前記複数のメモリブロックのうち第1メモリブロックに対応する第1入力アドレスを受信し、前記第1入力アドレス及び不良ブロック情報に基づいて置換アドレスを出力するように構成されるアドレス置換回路と、
前記置換アドレスに基づいて、前記第2プレーンの前記複数のメモリブロックのうち前記置換アドレスに対応する第2メモリブロックと連結されるワードラインを制御するように構成されるアドレスデコーダと、を含むが、
前記第1プレーンの前記第1メモリブロックは不良ブロックである、不揮発性メモリ装置。
続きを表示(約 1,200 文字)【請求項2】
前記アドレス置換回路は、前記外部コントローラから前記第1プレーンの前記複数のメモリブロックのうち第3メモリブロックに対応する第2入力アドレスを受信し、前記第2入力アドレス及び不良ブロック情報に基づいて前記第2入力アドレスを出力するように更に構成され、
前記アドレスデコーダは、前記アドレス置換回路から出力される前記第2入力アドレスに基づいて、前記第1プレーンの前記第3メモリブロックと連結されるワードラインを制御するように更に構成され、
前記第3メモリブロックは正常ブロックである、請求項1に記載の不揮発性メモリ装置。
【請求項3】
前記第1メモリブロックは、前記外部コントローラによって使用されるファームウェアコードを保存するように構成される、請求項1に記載の不揮発性メモリ装置。
【請求項4】
前記第1プレーンに含まれる前記複数のメモリブロックに対する第1不良ブロックの割合は、前記第2プレーンに含まれる前記複数のメモリブロックに対する第2不良ブロックの割合より高い、請求項1に記載の不揮発性メモリ装置。
【請求項5】
前記第2メモリブロックは、前記第2プレーンの前記複数のメモリブロックのうちスペアブロックであり、
前記スペアブロックは、前記外部コントローラによって管理されないメモリブロックである、請求項1に記載の不揮発性メモリ装置。
【請求項6】
前記第1プレーンの前記複数のメモリブロックのうち可用のスペアブロックに対する第1割合は、前記第2プレーンの前記複数のメモリブロックのうち可用のスペアブロックに対する第2割合より低い、請求項5に記載の不揮発性メモリ装置。
【請求項7】
前記第2メモリブロックは、前記第2プレーンの前記複数のメモリブロックに含まれる複数の正常ブロックのうち一つであり、前記第2メモリブロックは、無効ブロックと処理される、請求項1に記載の不揮発性メモリ装置。
【請求項8】
前記不良ブロック情報は、前記第1及び第2プレーンそれぞれの前記複数のメモリブロックのうち前記不揮発性メモリ装置の初期不良に含まれる不良ブロックの情報含む、請求項1に記載の不揮発性メモリ装置。
【請求項9】
前記第1プレーンの前記第1メモリブロックは、前記第1及び第2プレーンによって形成されるスーパーブロックに含まれない、請求項1に記載の不揮発性メモリ装置。
【請求項10】
前記第1プレーンに含まれる前記複数のメモリブロックは、複数の第1ビットラインを共有するように構成され、
前記第2プレーンに含まれる前記複数のメモリブロックは、複数の第2ビットラインを共有するように構成される、請求項1に記載の不揮発性メモリ装置。
(【請求項11】以降は省略されています)

発明の詳細な説明【技術分野】
【0001】
本発明は半導体メモリに関し、より詳しくは、不揮発性メモリ装置及びその動作方法に関する。
続きを表示(約 2,600 文字)【背景技術】
【0002】
半導体メモリはSRAM、DRAMのように電源供給が遮断されたら保存(記憶)していたデータが消滅する揮発性メモリ装置と、フラッシュメモリ装置、PRAM、MRAM、RRAM、FRAMのように電源供給が遮断されても保存していたデータを維持する不揮発性メモリ装置に区分される。
【0003】
フラッシュメモリは大容量の保存(記憶)媒体として広く使用されている。フラッシュメモリの製造過程またはフラッシュメモリの駆動中に、多様な要因による不良または不良ブロックが発生することがある。このような不良ブロックは正常にデータを保存することができないため、フラッシュメモリの正常な動作のためには不良ブロックを処理するか、または他のメモリブロックに置換するための多様な動作が求められる。
【先行技術文献】
【特許文献】
【0004】
米国特許第7,154,782号
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の目的は、向上された性能及び向上された可用容量を有する不揮発性メモリ装置及びその動作方法を提供することにある。
【課題を解決するための手段】
【0006】
本発明の一実施例によると、不揮発性メモリ装置は、第1及び第2プレーンであって、それぞれが複数のメモリブロックを含む第1及び第2プレーンと、前記外部コントローラから前記第1プレーンの前記複数のメモリブロックのうち第1メモリブロックに対応する第1入力アドレスを受信し、前記第1入力アドレス及び不良ブロック情報に基づいて置換アドレスを出力するように構成されるアドレス置換回路と、前記置換アドレスに基づいて、前記第2プレーンの前記複数のメモリブロックのうち前記置換アドレスに対応する第2メモリブロックと連結されるワードラインを制御するように構成されるアドレスデコーダと、を含むが、前記第1プレーンの前記第1メモリブロックは不良ブロックである。
【0007】
本発明の一実施例によると、第1及び第2プレーンを含む不揮発性メモリ装置の動作方法は、外部コントローラから前記第1プレーンの複数のメモリブロックのうち不良ブロックである第1メモリブロックに対応する第1入力アドレスを受信するステップと、前記第2プレーンの複数のメモリブロックのうち第2メモリブロックに対する動作を行うステップと、を含む。
【0008】
本発明の一実施例によると、複数の第1ビットラインを介して連結される複数の第1メモリブロックを含む第1プレーンと、複数の第2ビットラインを介して連結される複数の第2メモリブロックを含む第2プレーンと、制御ロジック回路と、を含み、第1動作情報を保存するように構成される第1専用メインブロックは、前記複数の第1メモリブロックに含まれ、第2動作情報を保存するように構成される第2専用メインブロックは、前記複数の第2メモリブロックに含まれ、前記第1専用メインブロックの写本である第1専用複製ブロック及び前記第2専用メインブロックの写本である第2専用複製ブロックは、前記複数の第2メモリブロックに含まれ、前記制御ロジック回路は、前記第1動作情報及び前記第2動作情報に基づいて初期化動作を行うように構成される。
【発明の効果】
【0009】
本発明によると、不揮発性メモリは複数のプレーンを含み、複数のプレーンのそれぞれは複数のメモリブロックを含む。複数のメモリブロックのうち不良ブロックが発生したら、不良ブロックが含まれたプレーンと他のプレーンのメモリブロックのうち一つに不良ブロックが置換される。それによって、各プレーンの不良ブロックの割合が異なる場合であっても、不揮発性メモリの可用容量が向上される。よって、向上された性能及び向上された可用容量を有する不揮発性メモリ装置及びその動作方法が提供される。
【図面の簡単な説明】
【0010】
本発明の実施例による、ホスト-ストレージシステムを示すブロック図である。
図1の不揮発性メモリを示すブロック図である。
図2のメモリセルアレイに含まれるメモリブロックの一例を示す図である。
図2のメモリセルアレイのプレーン構造を示す図である。
図2のアドレス置換回路を示すブロック図である。
図5のアドレス置換回路の動作を説明するための図である。
図5のアドレス置換回路の動作を説明するための図である。
図5のアドレス置換回路を構成する方法を説明するための順序図である。
図8の順序図による動作を説明するための図である。
図5のアドレス置換回路を構成する方法を説明するための順序図である。
図10の順序図による動作を説明するための図である。
図2のアドレス置換回路を示すブロック図である。
図12のアドレス置換回路の動作を説明するための図である。
メモリブロックの置換による内部アドレスと物理アドレスとの間の対応関係の変化を説明するための図である。
メモリブロックの置換による内部アドレスと物理アドレスとの間の対応関係の変化を説明するための図である。
メモリブロックの置換による内部アドレスと物理アドレスとの間の対応関係の変化を説明するための図である。
図2の不揮発性メモリの動作を説明するための順序図である。
図15の順序図による動作を説明するための図である。
図15の順序図による動作を説明するための図である。
図2の不揮発性メモリの動作を説明するための図である。
図2の不揮発性メモリの動作を説明するための図である。
図2の不揮発性メモリの動作を説明するための図である。
図2の不揮発性メモリの動作を説明するための図である。
図1のストレージコントローラの動作を示す順序図である。
図1の不揮発性メモリの動作を示す順序図である。
本開示の一実施例によるメモリ装置を示す断面図である。
【発明を実施するための形態】
(【0011】以降は省略されています)

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