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公開番号2023072763
公報種別公開特許公報(A)
公開日2023-05-25
出願番号2021185401
出願日2021-11-15
発明の名称演算処理装置および演算処理方法
出願人富士通株式会社,大学共同利用機関法人情報・システム研究機構
代理人個人,個人
主分類G06F 12/0846 20160101AFI20230518BHJP(計算;計数)
要約【課題】複数の読み出しアクセス要求の読み出し対象データが、バンクに保持される第1データに含まれる複数の第2データの各々である場合にも、複数の第2データの読み出しの遅延を抑制する。
【解決手段】演算処理装置は、複数の要求発行部と、記憶装置から読み出されるデータを分割した第1データを保持可能な複数のバンクを含むキャッシュと、スイッチ部と、データ分配部とを有し、スイッチ部は、複数の読み出しアクセス要求の読み出し対象データの各々が第1データに含まれる複数の第2データのいずれかである場合、読み出しアクセス要求の1つを読み出し対象のバンクに出力し、バンクから読み出される複数の第2データを含む第1データをデータ分配部に出力し、データ分配部は、スイッチ部から受ける第1データを分割した複数の第2データのそれぞれを、読み出しアクセス要求の発行元の要求発行部に並列に出力する。
【選択図】図2
特許請求の範囲【請求項１】
記憶装置に読み出しアクセス要求を発行する複数の要求発行部と、
前記記憶装置から読み出されるデータを分割した第１データをそれぞれ保持可能な複数のバンクを含むキャッシュと、
前記複数の要求発行部と前記複数のバンクとを相互に接続するスイッチ部と、
前記複数の要求発行部と前記スイッチ部との間に配置されるデータ分配部とを有し、
前記スイッチ部は、
前記複数の要求発行部がそれぞれ発行する複数の読み出しアクセス要求の読み出し対象データの各々が第１データに含まれる複数の第２データのいずれかである場合、読み出しアクセス要求の１つを読み出し対象のバンクに出力し、
バンクから読み出される複数の第２データを含む第１データを前記データ分配部に出力し、
前記データ分配部は、前記スイッチ部から受ける第１データを分割した複数の第２データのそれぞれを、読み出しアクセス要求の発行元の前記要求発行部に並列に出力する
演算処理装置。
続きを表示（約 1,600 文字）【請求項２】
前記データ分配部は、ビット拡張型の読み出しアクセス要求の読み出し対象データの各々が、第１データに含まれる複数の第２データのいずれかである場合、複数の第２データのそれぞれを下位側のデータ線を介して読み出しアクセス要求の発行元の前記要求発行部に出力する
請求項１に記載の演算処理装置。
【請求項３】
前記データ分配部は、複数の第２データが負値の場合、負値の第２データを出力する下位側のデータ線を除く上位側のデータ線に"１"を出力する
請求項２に記載の演算処理装置。
【請求項４】
前記データ分配部は、非ビット拡張型の読み出しアクセス要求に対応して前記複数のバンクのいずれかから読み出される第１データを分割することなく読み出しアクセス要求の発行元の前記要求発行部に出力する
請求項２または請求項３に記載の演算処理装置。
【請求項５】
前記データ分配部は、前記スイッチ部に接続される複数のデータ入力ポートと、前記複数の要求発行部にそれぞれに接続され、前記複数のデータ入力ポートにそれぞれ対応する複数のデータ出力ポートと、前記データ入力ポートで受ける第１データを分割した第２データの各々を、前記複数のデータ出力ポートのいずれに転送するかを選択する選択部と、を有し、
前記スイッチ部は、前記バンクから読み出される第１データを前記複数のデータ入力ポートのいずれかに出力する
請求項１ないし請求項４のいずれか１項に記載の演算処理装置。
【請求項６】
前記第２データは、第１データを２分した下位データおよび上位データであり、
前記選択部は、
前記データ入力ポートで受ける下位データまたは上位データを選択し、下位側のデータとして前記データ出力ポートから出力する下位セレクタと、
前記データ入力ポートで受ける上位データ、オール０データまたはオール１データを選択し、上位側のデータとして前記データ出力ポートから出力する上位セレクタを有する
請求項５に記載の演算処理装置。
【請求項７】
前記選択部は、ビット拡張型の読み出しアクセス要求の読み出し対象データが第１データに含まれる複数の第２データの各々である場合、前記データ入力ポートを介して前記スイッチ部から受ける第１データに含まれる下位データおよび上位データを、読み出しアクセス要求の発行元の要求発行部に対応するデータ出力ポートの下位側に出力させる
請求項６に記載の演算処理装置。
【請求項８】
前記複数の要求発行部から発行される前記読み出しアクセス要求を調停し、調停結果に応じて前記スイッチ部および前記データ分配部の動作を制御する調停部を有する
請求項１ないし請求項７のいずれか１項に記載の演算処理装置。
【請求項９】
記憶装置に読み出しアクセス要求を発行する複数の要求発行部と、前記記憶装置から読み出されるデータを分割した第１データをそれぞれ保持可能な複数のバンクを含むキャッシュと、前記複数の要求発行部と前記複数のバンクとを相互に接続するスイッチ部と、前記複数の要求発行部と前記スイッチ部との間に配置されるデータ分配部とを有する演算処理装置の演算処理方法であって、
前記スイッチ部が、前記複数の要求発行部がそれぞれ発行する複数の読み出しアクセス要求の読み出し対象データの各々が第１データに含まれる複数の第２データのいずれかである場合、読み出しアクセス要求の１つを読み出し対象のバンクに出力し、
前記スイッチ部が、バンクから読み出される複数の第２データを含む第１データを前記データ分配部に出力し、
前記データ分配部が、前記スイッチ部から受ける第１データを分割した複数の第２データのそれぞれを、読み出しアクセス要求の発行元の前記要求発行部に並列に出力する
演算処理方法。

発明の詳細な説明【技術分野】
【０００１】
本発明は、演算処理装置および演算処理方法に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
ＣＰＵ（Central Processing Unit）等の演算処理装置に搭載されるキャッシュは、外部メモリに記憶されたデータの一部を保持する。そして、キャッシュは、ＣＰＵから発行される読み出しアクセス要求の対象データを保持している場合（キャッシュヒット）、外部メモリに読み出しアクセス要求を発行することなく、キャッシュに保持しているデータをＣＰＵコア等に転送する。これにより、データのアクセス効率が向上され、ＣＰＵの処理性能が向上する。
【０００３】
例えば、ＣＰＵとともに半導体装置に搭載され、外部メモリを制御するメモリ制御部は、外部メモリに搭載される複数のバンクの各々に対応するバンクキャッシュを有する（例えば、特許文献１参照）。プロセッサに搭載されるレベル２キャッシュは、独立にアクセス可能な複数のストレージブロックを有する（例えば、特許文献２参照）。複数のノーマルバンクと複数のキャッシュバンクとを有するメモリは、ノーマルバンクに対する連続的なアクセスがある場合、選択されたノーマルバンクから出力するデータをキャッシュバンクに移動させる（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【０００４】
特開２００５－３３９３４８号公報
特表２００６－５０７６０２号公報
特開２００４－５５１１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近時、ベクトル演算等を並列に実行するためにＳＩＭＤ（Single Instruction Multiple Data）演算命令を実行可能な演算処理装置が開発されている。この種の演算処理装置は、様々なデータサイズのＳＩＭＤ演算命令を実行できる。例えば、キャッシュバンクのデータ幅の半分のサイズのデータであって、アドレスが連続する複数のデータをＳＩＭＤ演算に使用する場合、１つのバンクに対して複数の読み出しアクセス要求が競合する場合がある。このとき、読み出しアクセス要求は、バンクに順次供給され、アクセス対象のデータは、バンクから順次に読み出される。ＳＩＭＤ演算は、演算対象のデータが全て揃ってから実行されるため、演算の実行タイミングが遅れ、演算効率は低下する。
【０００６】
１つの側面では、本発明は、複数の読み出しアクセス要求の読み出し対象データが、バンクに保持される第１データに含まれる複数の第２データの各々である場合にも、複数の第２データの読み出しの遅延を抑制することを目的とする。
【課題を解決するための手段】
【０００７】
一つの観点によれば、演算処理装置は、記憶装置に読み出しアクセス要求を発行する複数の要求発行部と、前記記憶装置から読み出されるデータを分割した第１データをそれぞれ保持可能な複数のバンクを含むキャッシュと、前記複数の要求発行部と前記複数のバンクとを相互に接続するスイッチ部と、前記複数の要求発行部と前記スイッチ部との間に配置されるデータ分配部とを有し、前記スイッチ部は、前記複数の要求発行部がそれぞれ発行する複数の読み出しアクセス要求の読み出し対象データの各々が第１データに含まれる複数の第２データのいずれかである場合、読み出しアクセス要求の１つを読み出し対象のバンクに出力し、バンクから読み出される複数の第２データを含む第１データを前記データ分配部に出力し、前記データ分配部は、前記スイッチ部から受ける第１データを分割した複数の第２データのそれぞれを、読み出しアクセス要求の発行元の前記要求発行部に並列に出力する。
【発明の効果】
【０００８】
複数の読み出しアクセス要求の読み出し対象データが、バンクに保持される第１データに含まれる複数の第２データの各々である場合にも、複数の第２データの読み出しの遅延を抑制することができる。
【図面の簡単な説明】
【０００９】
一実施形態における演算処理装置の一例を示すブロック図である。
図１の演算処理装置のメモリアクセス動作の一例を示す説明図である。
別の実施形態における演算処理装置の一例を示すブロック図である。
図１のデータ分配部の一例を示すブロック図である。
図３のキャッシュまたは図１のキャッシュに配置するデータの例を示す説明図である。
図３のデータ分配部または図１のデータ分配部の通常ロードでの動作の例を示す説明図である。
図３のデータ分配部または図１のデータ分配部のビット拡張ロードでの動作の例を示す説明図である。
図３のデータ分配部または図１のデータ分配部のビット拡張ロードでの動作の別の例を示す説明図である。
疎行列ベクトル積の例を示す説明図である。
疎行列ベクトル積の演算の実行時の動作の一例を示す説明図である。
疎行列ベクトル積の演算の実行時の動作の別の例を示す説明図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、実施形態が説明される。
（【００１１】以降は省略されています）

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