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公開番号2023072396
公報種別公開特許公報(A)
公開日2023-05-24
出願番号2021184935
出願日2021-11-12
発明の名称メモリ管理ユニット、メモリ管理方法、及び、情報処理装置
出願人富士通株式会社
代理人個人,個人
主分類G06F 12/1027 20160101AFI20230517BHJP(計算;計数)
要約【課題】メモリ管理ユニットの物量の増加を抑制する。
【解決手段】メモリ管理ユニットは、仮想アドレスの第1ビット範囲と一致する物理アドレスを示す1以上の第1エントリが設定される第1記憶部と、第1ビット範囲と1以上の第1エントリとを対応付ける第2エントリが設定される第2記憶部と、第1及び第2記憶部に基づき仮想アドレスを物理アドレスに変換する制御部とを備える。制御部は、第2記憶部の探索により第1仮想アドレスの第1ビット範囲と一致する第2エントリがヒットした場合、当該第2エントリに対応する1以上の第1エントリから第1仮想アドレスにより特定される第1エントリの番号を当該第2エントリに設定し、第2仮想アドレスによる探索で同じ第2エントリがヒットし、且つ、第2仮想アドレスにより特定される第1エントリの番号が第2エントリに設定した番号よりも大きい場合、次の1以上の第1エントリの情報をメモリから取得する。
【選択図】図16
特許請求の範囲【請求項１】
仮想アドレスの第１ビット範囲と一致する物理アドレスを示す１以上の第１エントリが設定される第１記憶部と、
前記仮想アドレスの前記第１ビット範囲と前記１以上の第１エントリとを対応付ける第２エントリが設定される第２記憶部と、
前記仮想アドレスを含む変換要求に応じて、前記第１記憶部及び前記第２記憶部に基づき前記仮想アドレスを前記物理アドレスに変換する変換処理を実行する制御部とを備え、
前記制御部は、
第１仮想アドレスを含む第１変換要求に応じた第１変換処理において、前記第２記憶部の探索により前記第１仮想アドレスの前記第１ビット範囲と一致する第２エントリがヒットした場合、ヒットした前記第２エントリに対応する１以上の第１エントリのうちの、前記第１仮想アドレスに基づき特定される１つの第１エントリの識別番号を、前記ヒットした第２エントリに設定し、
第２仮想アドレスを含む第２変換要求に応じた第２変換処理において、前記第２記憶部の探索により前記第１変換処理と同じ第２エントリがヒットし、且つ、前記第２仮想アドレスに基づき特定される１つの第１エントリの識別番号が前記第２エントリに設定した識別番号よりも大きい場合、前記ヒットした第２エントリに対応付けられた１以上の第１エントリに続く１以上の第１エントリの情報をメモリから取得する、
メモリ管理ユニット。
続きを表示（約 1,900 文字）【請求項２】
前記制御部は、前記メモリから取得した前記情報に基づき、前記ヒットした第２エントリに対応付けられた１以上の第１エントリに続く１以上の第１エントリを前記第１記憶部に設定し、前記設定した１以上の第１エントリに対応付けた第２エントリを前記第２記憶部に設定する、
請求項１に記載のメモリ管理ユニット。
【請求項３】
前記制御部は、前記第２変換処理において、前記第２記憶部の探索により前記第１変換処理と同じ第２エントリがヒットし、且つ、前記第２仮想アドレスに基づき特定される１つの第１エントリの識別番号が前記第２エントリに設定した識別番号以下である場合、前記第２仮想アドレスに基づき特定される１つの第１エントリの識別番号を前記第２エントリに設定する、
請求項１又は請求項２に記載のメモリ管理ユニット。
【請求項４】
前記変換要求は、前記仮想アドレスと、前記変換要求の発行元に割り当てられるアドレス空間の識別情報とを含み、
前記制御部は、
前記識別情報ごとに前記第２記憶部の前記第２エントリを設定し、
前記変換処理において、前記変換要求に含まれる識別情報と、前記仮想アドレスとに基づき、前記第２記憶部を探索する、
請求項１～請求項３のいずれか１項に記載のメモリ管理ユニット。
【請求項５】
前記第１ビット範囲は、前記仮想アドレスの上位所定数のビット範囲であり、
前記識別番号は、前記仮想アドレスにおける前記第１ビット範囲に続く所定数のビット範囲が示す値である、
請求項１～請求項４のいずれか１項に記載のメモリ管理ユニット。
【請求項６】
メモリ管理ユニットの制御部が、
仮想アドレスを含む変換要求に応じて、前記仮想アドレスの第１ビット範囲と一致する物理アドレスを示す１以上の第１エントリが設定される第１記憶部と、前記仮想アドレスの前記第１ビット範囲と前記１以上の第１エントリとを対応付ける第２エントリが設定される第２記憶部とに基づき前記仮想アドレスを前記物理アドレスに変換する変換処理を実行し、
第１仮想アドレスを含む第１変換要求に応じた第１変換処理において、前記第２記憶部の探索により前記第１仮想アドレスの前記第１ビット範囲と一致する第２エントリがヒットした場合、ヒットした前記第２エントリに対応する１以上の第１エントリのうちの、前記第１仮想アドレスに基づき特定される１つの第１エントリの識別番号を、前記ヒットした第２エントリに設定し、
第２仮想アドレスを含む第２変換要求に応じた第２変換処理において、前記第２記憶部の探索により前記第１変換処理と同じ第２エントリがヒットし、且つ、前記第２仮想アドレスに基づき特定される１つの第１エントリの識別番号が前記第２エントリに設定した識別番号よりも大きい場合、前記ヒットした第２エントリに対応付けられた１以上の第１エントリに続く１以上の第１エントリの情報をメモリから取得する、
処理を実行する、メモリ管理方法。
【請求項７】
メモリと、
仮想アドレスを前記メモリ上の物理アドレスに変換するメモリ管理ユニットとを備え、
前記メモリ管理ユニットは、
仮想アドレスの第１ビット範囲と一致する物理アドレスを示す１以上の第１エントリが設定される第１記憶部と、
前記仮想アドレスの前記第１ビット範囲と前記１以上の第１エントリとを対応付ける第２エントリが設定される第２記憶部と、
前記仮想アドレスを含む変換要求に応じて、前記第１記憶部及び前記第２記憶部に基づき前記仮想アドレスを前記物理アドレスに変換する変換処理を実行する制御部とを備え、
前記制御部は、
第１仮想アドレスを含む第１変換要求に応じた第１変換処理において、前記第２記憶部の探索により前記第１仮想アドレスの前記第１ビット範囲と一致する第２エントリがヒットした場合、ヒットした前記第２エントリに対応する１以上の第１エントリのうちの、前記第１仮想アドレスに基づき特定される１つの第１エントリの識別番号を、前記ヒットした第２エントリに設定し、
第２仮想アドレスを含む第２変換要求に応じた第２変換処理において、前記第２記憶部の探索により前記第１変換処理と同じ第２エントリがヒットし、且つ、前記第２仮想アドレスに基づき特定される１つの第１エントリの識別番号が前記第２エントリに設定した識別番号よりも大きい場合、前記ヒットした第２エントリに対応付けられた１以上の第１エントリに続く１以上の第１エントリの情報を前記メモリから取得する、
情報処理装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、メモリ管理ユニット、メモリ管理方法、及び、情報処理装置に関する。
続きを表示（約 1,400 文字）【背景技術】
【０００２】
コンピュータのＯＳ上で動作するプロセスは、独立した仮想アドレス空間を有し、メインメモリへのアクセスに仮想アドレスを用いる。コンピュータのプロセッサは、仮想アドレスをメインメモリの物理アドレスに変換するＭＭＵ（Memory Management Unit：メモリ管理ユニット）と、プロセスを実行し、ＭＭＵにより変換された物理アドレスを用いてメインメモリにアクセスするプロセッサコアとを備える。
【０００３】
また、メインメモリへのアクセスを行なうＩＯ（Input / Output）装置、例えばネットワークインターフェースは、入力されるパケットの宛先となる仮想アドレスを物理アドレスに変換するＩＯＭＭＵを備える。ＩＯＭＭＵの構成及び動作は、プロセッサのＭＭＵと同様である。以下、プロセッサのＭＭＵとＩＯ装置のＩＯＭＭＵとを区別しない場合には、これらを総称して、単に「ＭＭＵ」と表記する。
【０００４】
ＭＭＵは、仮想アドレスから物理アドレスへの変換を高速に行なうために、仮想アドレスと物理アドレスとの対応関係を示す情報が格納される記憶領域、例えばＴＬＢ（Translation Lookaside Buffer）を有する。ＴＬＢには、メインメモリから取得した変換テーブルに基づき、仮想アドレスに対応する物理アドレスが設定される。
【０００５】
ＭＭＵは、プロセス等の変換要求元から取得した仮想アドレスに対応するエントリがＴＬＢに存在する場合（ＴＬＢヒット）、ＴＬＢから物理アドレスを読み出して変換要求元に応答することで、メインメモリへのアクセスをスキップする。
【０００６】
一方、仮想アドレスに対応するエントリがＴＬＢに存在しない場合（ＴＬＢミス）、ＭＭＵは、メインメモリから対応関係を示す情報を取得（フェッチ）し、対応関係をプロセッサコアに応答するとともに、ＴＬＢに格納する。
【０００７】
また、ＴＬＢミスの場合のメインメモリへのアクセスによる変換処理時間の増加を抑制するための手法として、ＴＬＢプリフェッチ手法が知られている。ＴＬＢプリフェッチ手法では、ＭＭＵは、プロセスが次にアクセスする仮想アドレスを予測し、当該仮想アドレスの対応関係を示す情報を予めメインメモリからフェッチし、ＴＬＢに格納する。
【０００８】
プロセスがアクセスする仮想アドレスを予測する手法としては、ストア（Store）／ロード（Load）命令のＰＣ（Program Counter）に対応するエントリを含むＲＰＴ（Reference Prediction Table）を利用する手法が知られている。
【０００９】
当該手法では、ＭＭＵは、プロセスによりストア／ロード命令が実行される都度、当該命令のアクセス対象の仮想アドレス、当該仮想アドレスと同一命令の前回実行時のアクセス対象の仮想アドレスとの差分（ストライド）等をＲＰＴに保存する。
【００１０】
ＭＭＵは、ＴＬＢミスが発生すると、そのときのストア／ロード命令のＰＣ及び仮想アドレスに対応するエントリにおけるストライドを当該仮想アドレスに加算して得た仮想アドレスを、次にアクセスされる仮想アドレスと予測する。
【先行技術文献】
【非特許文献】
（【００１１】以降は省略されています）

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