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公開番号2023069792
公報種別公開特許公報(A)
公開日2023-05-18
出願番号2021181918
出願日2021-11-08
発明の名称量子デバイス
出願人日本電気株式会社
代理人個人,個人
主分類H01L 25/16 20230101AFI20230511BHJP(基本的電気素子)
要約【課題】量子ビットの増加に対して歩留まりや接続精度の低下を回避し、信号特性が劣化を回避可能とする量子デバイスを提供する。
【解決手段】量子デバイス1は、第1の量子チップ10と、第2の量子チップ20と、第1の量子チップ10と第2の量子チップ20を搭載する一つ又は複数のインターポーザ30と、を備える。第1の量子チップ10と第2の量子チップ20は、共通又は異なるインターポーザ30に実装された状態で、少なくとも一部の領域が互いに対向する面を有し、第1の量子チップ10と第2の量子チップ20の互いに対向する面の少なくとも一部の領域に配設され互いに対向する接続端子間で電気的な接続が行われる。
【選択図】図1A
特許請求の範囲【請求項１】
第１の量子チップと、
第２の量子チップと、
前記第１の量子チップと前記第２の量子チップを搭載する一つ又は複数のインターポーザと、
を備え、
前記第１の量子チップと前記第２の量子チップは、共通の又は異なるインターポーザに実装された状態で、少なくとも一部の領域が互いに対向する面を有し、
前記第１の量子チップと前記第２の量子チップの前記互いに対向する面の前記少なくとも一部の領域に配設され互いに対向する接続端子間で電気的な接続が行われる、ことを特徴とする量子デバイス。
続きを表示（約 1,800 文字）【請求項２】
前記第１の量子チップと前記第２の量子チップは、それぞれ、
少なくとも一つの量子ビット回路が配設された第１の面と同一の面の前記一部の領域に前記接続端子を備えている、ことを特徴とする請求項１に記載の量子デバイス。
【請求項３】
前記インターポーザとして、
前記第１の量子チップと前記第２の量子チップをそれぞれ搭載する第１のインターポーザと第２のインターポーザを含み、
前記第１の量子チップは、前記第１の量子チップの少なくとも一つの辺が、前記第１のインターポーザの縁より張り出した状態で前記第１のインターポーザに実装され、
前記第１の量子チップの前記第１の面は、前記第１のインターポーザの縁より張り出した前記一部の領域で、前記第２の量子チップの前記第１の面の前記一部の領域と対向し、
前記第１の量子チップの前記第１の面の前記第１のインターポーザの縁より張り出した前記一部の領域に設けられた１つ又は複数の前記接続端子と、
前記第２の量子チップの前記第１の面において、前記第１の量子チップの前記第１の面の前記一部の領域に対向する前記第２の量子チップの前記一部の領域に配設された１つ又は複数の前記接続端子と、
の間で電気的な接続が行われる、ことを特徴とする請求項２に記載の量子デバイス。
【請求項４】
前記第１の量子チップは、前記第１の面を下にして前記第１のインターポーザに実装され、
前記第２の量子チップは、前記第１の面と反対側の第２の面を下にして前記第２のインターポーザに実装され、
前記第１の量子チップの前記第１の面の前記一部の領域の前記接続端子と、前記接続端子に電気的に接続される、前記第２の量子チップの前記第１の面の前記一部の領域の前記接続端子とは、平面上の同一の位置とされ、上下に相対する、ことを特徴とする請求項３に記載の量子デバイス。
【請求項５】
前記第２の量子チップの前記第１の量子チップの前記一部の領域と対向する面に対向し、前記第１の量子チップの前記一部の領域と対向する領域以外の、一部又は全てを覆う蓋（lid）状のチップを備え、
前記蓋（lid）状のチップは、前記第２の量子チップに対向する面にグランドプレーンを備えた、ことを特徴とする請求項２乃至４のいずれか１項に記載の量子デバイス。
【請求項６】
前記第１の量子チップと前記第２の量子チップは、それぞれ、少なくとも一つの側面に、前記接続端子を備えている、ことを特徴とする請求項１に記載の量子デバイス。
【請求項７】
前記第１の量子チップと前記第２の量子チップは、前記共通のインターポーザに実装された状態で、前記第１の量子チップの前記側面の前記接続端子と、前記第２の量子チップの前記側面の前記接続端子とが対向配置される、ことを特徴とする請求項６に記載の量子デバイス。
【請求項８】
前記第１の量子チップと前記第２の量子チップの少なくとも一方の量子チップは、前記側面に凹部と凸部を有し、
前記側面の前記凹部と前記凸部にそれぞれ前記接続端子を備えた、ことを特徴とする請求項６又は７に記載の量子デバイス。
【請求項９】
前記第１及び第２の量子チップの互いに対向する１つ又は複数の前記接続端子の電気的な接続は、
導電部材による有線接続、
容量結合及び／又はインダクタ結合による無線接続、
前記有線接続と前記無線接続の混載
のうちのいずれかの接続形態を含む、ことを特徴とする請求項１乃至８のいずれか１項に記載の量子デバイス。
【請求項１０】
前記第１及び第２の量子チップの少なくとも一方の量子チップは、
前記量子チップを載置する前記インターポーザの１つ又は複数の接続端子に対向する１つ又は複数の接続端子であって、
前記インターポーザの前記１つ又は複数の接続端子に、
導電材料による有線接続、
容量結合及び／又はインダクタ結合による無線接続、
前記有線接続と前記無線接続の混載
のうちのいずれかの接続形態で電気的に接続される、１つ又は複数の接続端子を有する、ことを特徴とする請求項１乃至９のいずれか１項に記載の量子デバイス。

発明の詳細な説明【技術分野】
【０００１】
本発明は、量子デバイスに関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
量子コンピュータ装置では、量子力学的な現象である量子ビットを用いてデータを操作する。ここで、量子力学的な現象とは、複数の状態の重ね合わせ（量子変数が複数の異なる状態を同時にとる）、もつれ（複数の量子変数が空間または時間に関わらず関係する状態）などとなる。量子チップには、量子ビットへのデータの書き込み、及び、データの読み出しや演算等を行う量子ビット回路が設けられている。
【０００３】
量子コンピュータ装置における量子ビット数の増加に合わせて、平面から立体的な配置とする検討が進められている。例えば特許文献１には、量子ビット回路が設けられた量子チップとそれを受けるインターポーザによる構成が開示されている。インターポーザは、基板表面と裏面の配線（回路、電極）を接続する貫通ビアを有する基板である。
【０００４】
量子チップ及びインターポーザにおいて、より複雑な問題への対応を行うためには、量子ビット数の増加はかならず必要となる。一般に、量子ビット数の増加は、量子チップやインターポーザのサイズ（面積）の増加を必要とする。一方で、量子チップやインターポーザの面積が大きくなると、製造時において、配線パタンや絶縁層の欠損(主にオープン不良)やパーティクルやレジスト残などによるパタン残り(主にショート不良)等が発生する場合がある。この結果、良品としての確保が困難となる。
【０００５】
さらに、量子チップやインターポーザのサイズが大きくなると、デバイス製造において、チップ外周部の位置合わせ精度の低下が発生する。チップ外周部の位置合わせ精度の低下として、X、Y方向のずれのほか、θ方向のずれ（θずれ）等がある。また、量子チップやインターポーザのサイズが大きくなり、接続端子数(接続面積)が増加すると、高い搭載荷重（接点荷重）が必要となり、高さ精度や位置ばらつきが大きくなる。この結果、製造歩留まりが低下する。
【０００６】
単一の量子チップやインターポーザにおけるサイズの増大による歩留まりの低下という課題に対しては、量子チップやインターポーザに関して適切なサイズ（例えば機能として構成でき、性能ばらつきが少ないサイズ）を選択し、当該サイズの複数の量子チップやインターポーザを接続する構成とすればよいことが知られている。
【０００７】
複数の量子チップとインターポーザを備えた超伝導量子ビットデバイス（superconducting qubit device）として、例えば非特許文献１には、複数の量子ビットチップをキャリアチップ(インターポーザ)に搭載し、容量結合にて量子ビットチップとキャリアチップの接続を行う構成が開示されている。すなわち、非特許文献１には、図９Ａに模式的に例示したように、一つのキャリアチップ(インターポーザ)５０３に搭載された複数の量子ビットチップ５０１、５０２を容量結合で接続する構成が開示されている。量子ビットチップ５０１、５０２は回路面を下にして、キャリアチップ(インターポーザ)５０３にインジウム（In）バンプ５０７、５０８でフリップチップ実装され、量子ビットチップ５０１の量子ビット（qubit）の端子（電極）５０４はキャリアチップ(インターポーザ)５０３の対向面に配設された端子（電極）５０６と容量結合し、量子ビットチップ５０２の量子ビット（qubit）の端子（電極）５０５はキャリアチップ(インターポーザ)５０３の対向面に配設された端子（電極）５０６と容量結合する。量子ビットチップ５０１（５０２）の複数の容量結合端子５０４（５０５）は、チップ端部の縁に沿って一列に配置される。なお、図９（Ａ）は、非特許文献１のFig.1(a)に基づき作成したものであり、参照番号は本明細書で新たに付与している。
【０００８】
また、特許文献２には、図９Ｂに模式的に例示したように、インターポーザ上に複数の量子チップを横並びして配置し、複数の量子チップをインターポーザに金属バンプを用いて接続する構成が開示されている。図９Ｂにおいて、６０１、６０２は、第１、第２の量子ビット基板、６０３はベース基板（インターポーザ）、６０４、６０９は超伝導配線、６０５、６１０は超伝導量子ビット、６０６、６１１は超伝導はんだバンプである。図９Ｂは、特許文献２の図２に基づき作成したものであり、参照番号は変えてある。
【０００９】
さらに、特許文献３には、図９Ｃに模式的に例示したように、インターポーザ７０３に第１の面（回路面）を下にして搭載される第１、第２のチップ７０１、７０２について、第１のチップ７０１の第１の面の電極７０４と、第２のチップ７０２の第１の面の電極７０５を配線７０６（ラテラル配線：ＡｉｒＢｒｉｄｇｅ）で接続する構成が開示されている。図９Ｃは、特許文献３の図２に基づき作成したものであり、参照番号は変えてある。
【先行技術文献】
【特許文献】
【００１０】
米国特許出願公開第２０２０／００５８７０２号明細書
特許第６７５７９４８号公報
米国特許第１０３８０４９６号明細書
【非特許文献】
（【００１１】以降は省略されています）

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