特許ウォッチ

公開番号2023042402
公報種別公開特許公報(A)
公開日2023-03-27
出願番号2021149681
出願日2021-09-14
発明の名称半導体装置
出願人三菱電機株式会社
代理人個人,個人
主分類H01L 29/78 20060101AFI20230317BHJP(基本的電気素子)
要約【課題】dV/dtの制御性を向上させ、ターンオン損失を低減した半導体装置を提供する。
【解決手段】トランジスタとダイオードとが共通の半導体基板に形成され、トランジスタ領域とダイオード領域とを有し、ダイオード領域は、半導体基板の第2主面側に設けられたn型の第1半導体層と、その上に設けられたn型の第2半導体層と、それよりも半導体基板の第1主面側に設けられたp型の第3半導体層と、ダイオードに第1電位を与える第1主電極と、ダイオードに第2電位を与える第2主電極と、半導体基板の第1主面から第2半導体層に達するように設けられたダミーアクティブトレンチゲートを備え、ダミーアクティブトレンチゲートは、2つの側面の少なくとも一方側に、第1電位が与えられずフローティング状態となった第3半導体層を有し、ダミーアクティブトレンチゲートには、トランジスタのゲート電位が与えられる。
【選択図】図23
特許請求の範囲【請求項１】
トランジスタとダイオードとが共通の半導体基板に形成された半導体装置であって、
前記半導体基板は、
前記トランジスタが形成されたトランジスタ領域と、
前記ダイオードが形成されたダイオード領域と、を有し、
前記ダイオード領域は、
前記半導体基板の第２主面側に設けられた第１導電型の第１半導体層と、
前記第１半導体層上に設けられた第１導電型の第２半導体層と、
前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第２導電型の第３半導体層と、
前記ダイオードに第１電位を与える第１主電極と、
前記ダイオードに第２電位を与える第２主電極と、
前記半導体基板の前記第１主面から前記第２半導体層に達するように設けられた少なくとも１つのダミーアクティブトレンチゲートを備え、
前記少なくとも１つのダミーアクティブトレンチゲートは、
２つの側面の少なくとも一方側に、前記第１電位が与えられずフローティング状態となった前記第３半導体層を有し、
前記少なくとも１つのダミーアクティブトレンチゲートには、前記トランジスタのゲート電位が与えられる、半導体装置。
続きを表示（約 2,900 文字）【請求項２】
前記ダイオード領域は、
前記半導体基板の第１主面から前記第２半導体層に達するように設けられた複数のトレンチゲートを備え、
前記少なくとも１つのダミーアクティブトレンチゲートは、２つの半トレンチゲートで挟まれるように設けられ、
前記少なくとも１つのダミーアクティブトレンチゲートと前記２つの半トレンチゲートとの間にはフローティング状態となった前記第３半導体層を有し、
前記複数のトレンチゲートは、それぞれの２つの側面の両側に前記第１電位が与えられる前記第３半導体層を有し、
前記２つの半トレンチゲートは、それぞれの２つの側面のうち前記少なくとも１つのダミーアクティブトレンチゲート側となる一方側に、フローティング状態となった前記第３半導体層を有し、他方側に前記第１電位が与えられる前記第３半導体層を有し、
前記複数のトレンチゲートおよび前記２つの半トレンチゲートには前記第１電位が与えられる、請求項１記載の半導体装置。
【請求項３】
前記少なくとも１つのダミーアクティブトレンチゲートは、
前記２つの半トレンチゲートの間に複数設けられる、請求項２記載の半導体装置。
【請求項４】
前記ダイオード領域は、
前記半導体基板の第１主面から前記第２半導体層に達するように設けられた複数のトレンチゲートを備え、
前記少なくとも１つのダミーアクティブトレンチゲートは、対向して配置された２つの半ダミーアクティブトレンチゲートとして設けられ、
前記２つの半ダミーアクティブトレンチゲートは、それぞれの２つの側面のうち対向する側となる一方側に、フローティング状態となった前記第３半導体層を有し、他方側に前記第１電位が与えられる前記第３半導体層を有し、
前記複数のトレンチゲートは、それぞれの２つの側面の両側に前記第１電位が与えられる前記第３半導体層を有し、
前記２つの半ダミーアクティブトレンチゲートには前記トランジスタのゲート電位が与えられ、
前記複数のトレンチゲートおよび前記２つの半トレンチゲートには前記第１電位が与えられる、請求項１記載の半導体装置。
【請求項５】
前記ダイオード領域は、
前記半導体基板の第１主面から前記第２半導体層に達するように設けられた複数のトレンチゲートを備え、
前記少なくとも１つのダミーアクティブトレンチゲートは、２つの半ダミーアクティブトレンチゲートで挟まれるように設けられ、
前記少なくとも１つのダミーアクティブトレンチゲートと前記２つの半ダミーアクティブトレンチゲートとの間にはフローティング状態となった前記第３半導体層を有し、
前記複数のトレンチゲートは、それぞれの２つの側面の両側に前記第１電位が与えられる前記第３半導体層を有し、
前記複数のトレンチゲートは、それぞれの２つの側面の両側に前記第１電位が与えられる前記第３半導体層を有し、
前記２つの半ダミーアクティブトレンチゲートは、それぞれの２つの側面のうち前記少なくとも１つのダミーアクティブトレンチゲート側となる一方側に、フローティング状態となった前記第３半導体層を有し、他方側に前記第１電位が与えられる前記第３半導体層を有し、
前記２つの半ダミーアクティブトレンチゲートには前記トランジスタのゲート電位が与えられ、
前記複数のトレンチゲートには前記第１電位が与えられる、請求項１記載の半導体装置。
【請求項６】
前記ダイオード領域は、
前記半導体基板の第１主面から前記第２半導体層に達するように設けられた複数のアクティブトレンチゲートを備え、
前記少なくとも１つのダミーアクティブトレンチゲートは、２つの半ダミーアクティブトレンチゲートで挟まれるように設けられ、
前記少なくとも１つのダミーアクティブトレンチゲートと前記２つの半ダミーアクティブトレンチゲートとの間にはフローティング状態となった前記第３半導体層を有し、
前記複数のアクティブトレンチゲートは、それぞれの２つの側面の両側に前記第１電位が与えられる前記第３半導体層を有し、
前記２つの半ダミーアクティブトレンチゲートは、それぞれの２つの側面のうち前記少なくとも１つのダミーアクティブトレンチゲート側となる一方側に、フローティング状態となった前記第３半導体層を有し、他方側に前記第１電位が与えられる前記第３半導体層を有し、
前記複数のアクティブトレンチゲートおよび前記２つの半ダミーアクティブトレンチゲートには前記トランジスタのゲート電位が与えられる、請求項１記載の半導体装置。
【請求項７】
前記少なくとも１つのダミーアクティブトレンチゲートは、
前記２つの半ダミーアクティブトレンチゲートの間に複数設けられる、請求項５または請求項６記載の半導体装置。
【請求項８】
前記少なくとも１つのダミーアクティブトレンチゲートおよび前記２つの半ダミーアクティブトレンチゲートの配置間隔は、
少なくとも前記複数のトレンチゲートの配置間隔よりも狭い、請求項５または請求項６記載の半導体装置。
【請求項９】
前記少なくとも１つのダミーアクティブトレンチゲートは、延伸方向の複数の部分で、前記延伸方向とは垂直な方向に分岐し、前記２つの半ダミーアクティブトレンチゲートと接続され、前記少なくとも１つのダミーアクティブトレンチゲートと前記２つの半ダミーアクティブトレンチゲートとで、格子状の平面パターンを構成する、請求項５または請求項６記載の半導体装置。
【請求項１０】
トランジスタとダイオードとが共通の半導体基板に形成された半導体装置であって、
前記半導体基板は、
前記トランジスタが形成されたトランジスタ領域と、
前記ダイオードが形成されたダイオード領域と、を有し、
前記ダイオード領域は、
前記半導体基板の第２主面側に設けられた第１導電型の第１半導体層と、
前記第１半導体層上に設けられた第１導電型の第２半導体層と、
前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第２導電型の第３半導体層と、
前記ダイオードに第１電位を与える第１主電極と、
前記ダイオードに第２電位を与える第２主電極と、
前記半導体基板の第１主面から前記第２半導体層に達するように設けられた少なくとも１つのダミーアクティブトレンチゲートを備え、
前記少なくとも１つのダミーアクティブトレンチゲートは、
２つの側面の少なくとも一方側に、前記第１電位が与えられずフローティング状態となった前記第２半導体層を有し、
前記少なくとも１つのダミーアクティブトレンチゲートには、前記トランジスタのゲート電位が与えられる、半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は半導体装置に関し、特に、トレンチゲートを備えた半導体装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
トレンチゲートを備えた半導体装置としては、典型的には絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）が挙げられる。
【０００３】
ＩＧＢＴは、半導体基板の一方の主面内にトレンチを設け、トレンチの内面をゲート絶縁膜で覆い、ゲート絶縁膜で内面が覆われたトレンチ内にゲート電極を埋め込んだトレンチゲートを複数有した構成を基本的な構成としている。
【０００４】
これに対し、特許文献１に開示されるＩＧＢＴにおいては、隣り合うトレンチゲート間には、ゲートとして機能しない１つ以上のダミートレンチゲートを設けた構成が開示されている。例えば、特許文献１の図１では、隣り合うトレンチゲート間に３つのダミートレンチゲートを設け、そのうち中央のダミートレンチゲートにはゲート電位が与えられて、アクティブダミートレンチゲートとなり、その両側のダミートレンチゲートにはエミッタ電位が与えられるアイソレイテッドダミートレンチゲートとなっている。
【０００５】
これらのダミートレンチゲート上は連続する層間絶縁膜で覆われており、ダミートレンチゲート間のｐ型ベース領域はエミッタ電位に接続されずフローティング状態となっている。
【０００６】
このような構成を採ることで、ゲート電位が与えられるアクティブダミートレンチゲートと、その両側にエミッタ電位が与えられないフローティングのｐ型ベース領域が配置されることとなり、ＩＧＢＴのゲートとコレクタとの間のゲート-コレクタ間容量（帰還容量）Ｃｇｃを大きくしている。帰還容量（Ｃｇｃ）を大きくするのは、時間ｔに対するドレイン電圧Ｖの変動であるｄＶ／ｄｔが一定の条件においてターンオン損失を低減するためであり、ゲート-エミッタ間容量Ｃｇｅに対する帰還容量（Ｃｇｃ）の容量比で規定されるゲート容量比Ｃｇｃ／Ｃｇｅを高めるためである。
【先行技術文献】
【特許文献】
【０００７】
特許第６２５３７６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以上説明したように従来の半導体装置においては、半導体基板の一方の主面内、すなわち、コレクタ層の上方にアクティブダミートレンチゲートを設けているため、ターンオン時にコレクタ層から注入されたホールがフローティングのｐ型ベース領域の電位を変動させることで、アクティブダミートレンチゲートに変位電流が流れ、ゲート電圧がバイアスされるため、ゲート抵抗（Ｒｇ）を大きくしてもｄＶ／ｄｔを小さくできない、すなわちｄＶ／ｄｔのゲート抵抗制御性が低下し、ｄＶ／ｄｔが低い領域においてターンオン損失の増加を招く可能性があった。
【０００９】
本開示は、上記のような問題を解決するためになされたものであり、ｄＶ／ｄｔの制御性を向上させ、ターンオン損失を低減した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本開示に係る半導体装置は、トランジスタとダイオードとが共通の半導体基板に形成され、前記半導体基板は、前記トランジスタが形成されたトランジスタ領域と、前記ダイオードが形成されたダイオード領域と、を有し、前記ダイオード領域は、前記半導体基板の第２主面側に設けられた第１導電型の第１半導体層と、前記第１半導体層上に設けられた第１導電型の第２半導体層と、前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第２導電型の第３半導体層と、前記ダイオードに第１電位を与える第１主電極と、前記ダイオードに第２電位を与える第２主電極と、前記半導体基板の前記第１主面から前記第２半導体層に達するように設けられた少なくとも１つのダミーアクティブトレンチゲートを備え、前記少なくとも１つのダミーアクティブトレンチゲートは、２つの側面の少なくとも一方側に、前記第１電位が与えられずフローティング状態となった前記第３半導体層を有し、前記少なくとも１つのダミーアクティブトレンチゲートには、前記トランジスタのゲート電位が与えられる。
【発明の効果】
（【００１１】以降は省略されています）

関連特許