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公開番号2023013277
公報種別公開特許公報(A)
公開日2023-01-26
出願番号2021117325
出願日2021-07-15
発明の名称半導体装置
出願人ローム株式会社
代理人特許業務法人あい特許事務所
主分類H01L 29/78 20060101AFI20230119BHJP(基本的電気素子)
要約【課題】電気的特性を向上できる半導体装置を提供する。
【解決手段】半導体装置1Aは、第1主面3を有するチップ2と、第1主面3に形成された第1トレンチ12の底側に埋設された第1ソース電極14、および、第1トレンチ12の開口側に埋設されたゲート電極15を含み、第1端部11aおよび第2端部11bを有する第1トレンチ構造11と、第1トレンチ12に連通するように第1主面3に形成された第2トレンチ21、および、第1ソース電極14に接続されるように第2トレンチ21に埋設された第2ソース電極24を含み、第1端部11a側の領域で第1トレンチ構造11に接続された第2トレンチ構造21と、第1端部11aを被覆し、ゲート電極15に電気的に接続されたゲート配線55と、第2端部11bおよび第2トレンチ構造21を被覆し、第1ソース電極14および第2ソース電極24に電気的に接続されたソース配線56と、を含む。
【選択図】図3
特許請求の範囲【請求項１】
主面を有するチップと、
第１方向に帯状に延び、一方側の第１端部および他方側の第２端部を有する第１溝構造であって、前記主面に形成された第１溝、前記第１溝の底側に埋設された第１ソース電極、および、前記第１溝の開口側に埋設されたゲート電極を含む前記第１溝構造と、
前記第１端部側の領域で前記第１溝構造に接続された第２溝構造であって、前記第１溝に連通するように前記主面に形成された第２溝、および、前記第１ソース電極に接続されるように前記第２溝に埋設された第２ソース電極を含む前記第２溝構造と、
前記第１溝構造の前記第１端部を被覆し、前記ゲート電極に電気的に接続されたゲート配線と、
前記第１溝構造の前記第２端部および前記第２溝構造を被覆し、前記第１ソース電極および前記第２ソース電極に電気的に接続されたソース配線と、を含む、半導体装置。
続きを表示（約 1,300 文字）【請求項２】
前記ゲート電極および前記ゲート配線の間に介在されたゲートビア電極と、
前記第１ソース電極および前記ソース配線の間に介在された第１ソースビア電極と、
前記第２ソース電極および前記ソース配線の間に介在された第２ソースビア電極と、をさらに含む、請求項１に記載の半導体装置。
【請求項３】
前記第２ソースビア電極は、前記第１ソースビア電極よりも前記ゲートビア電極に近接した位置に配置されている、請求項２に記載の半導体装置。
【請求項４】
前記主面の上で前記第１溝構造および前記第２溝構造を被覆する絶縁膜をさらに含み、
前記ゲート配線および前記ソース配線は、前記絶縁膜の上に配置され、
前記ゲートビア電極、前記第１ソースビア電極および前記第２ソースビア電極は、前記絶縁膜に埋設されている、請求項２または３に記載の半導体装置。
【請求項５】
前記第２溝構造は、前記ゲート電極を含まない、請求項１～４のいずれか一項に記載の半導体装置。
【請求項６】
前記ゲート配線は、前記第２溝構造の一部を被覆している、請求項１～５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１ソース電極は、前記第１溝の底側に位置する埋設部、前記第１溝の前記第１端部側の領域において前記埋設部から開口側に引き出された第１引き出し部、および、前記第１溝の前記第２端部側の領域において前記埋設部から開口側に引き出された第２引き出し部を有し、
前記第２ソース電極は、前記第１ソース電極の前記第１引き出し部に接続され、
前記ソース配線は、前記第１ソース電極の前記第１引き出し部を露出させ、前記第１ソース電極の前記第２引き出し部を被覆している、請求項１～６のいずれか一項に記載の半導体装置。
【請求項８】
前記ゲート配線は、前記第１ソース電極の前記第１引き出し部を被覆し、
前記ソース配線は、前記第１ソース電極の前記第２引き出し部に電気的に接続され、かつ、前記第２ソース電極を介して前記第１ソース電極の前記第１引き出し部に電気的に接続されている、請求項７に記載の半導体装置。
【請求項９】
前記第２溝構造は、前記第１端部側の領域で前記第１溝構造に接続されるように前記第１方向に交差する第２方向に延びる第１部分、および、前記第１部分から前記第１溝構造の前記第２端部側に向けて前記第１方向に引き出された第２部分を含み、
前記第２ソース電極は、前記第１部分において前記第１溝構造の前記第１ソース電極に接続され、前記第２部分において前記第２方向に前記第１溝構造の前記ゲート電極に対向し、
前記ソース配線は、前記第２溝構造の前記第２部分を被覆している、請求項７または８に記載の半導体装置。
【請求項１０】
前記ゲート配線は、前記第２溝構造の前記第１部分を被覆している、請求項９に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
特許文献１は、半導体基板、ｎ型のドリフト領域、ｐ型のボディ領域およびトレンチゲート電極を有する半導体装置を開示している。
【先行技術文献】
【特許文献】
【０００３】
特開２０１１－１９９１０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一実施形態は、電気的特性を向上できる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
一実施形態は、主面を有するチップと、第１方向に帯状に延び、一方側の第１端部および他方側の第２端部を有する第１溝構造であって、前記主面に形成された第１溝、前記第１溝の底側に埋設された第１ソース電極、および、前記第１溝の開口側に埋設されたゲート電極を含む前記第１溝構造と、前記第１端部側の領域で前記第１溝構造に接続された第２溝構造であって、前記第１溝に連通するように前記主面に形成された第２溝、および、前記第１ソース電極に接続されるように前記第２溝に埋設された第２ソース電極を含む前記第２溝構造と、前記第１溝構造の前記第１端部を被覆し、前記ゲート電極に電気的に接続されたゲート配線と、前記第１溝構造の前記第２端部および前記第２溝構造を被覆し、前記第１ソース電極および前記第２ソース電極に電気的に接続されたソース配線と、を含む、半導体装置を提供する。
【０００６】
上述のまたはさらに他の目的、特徴および効果は、添付図面の参照によって説明される実施形態により明らかにされる。
【図面の簡単な説明】
【０００７】
図１は、第１実施形態に係る半導体装置を示す平面図である。
図２は、図１に示すチップの第１主面のレイアウト例を示す平面図である。
図３は、図２に示す領域IIIの拡大図である。
図４は、図２に示す領域IVの拡大図である。
図５は、図３に示すV-V線に沿う断面図である。
図６は、図３に示すVI-VI線に沿う断面図である。
図７は、図３に示すVII-VII線に沿う断面図である。
図８は、図４に示すVIII-VIII線に沿う断面図である。
図９は、図２に対応し、第２実施形態に係る半導体装置の第１主面のレイアウト例を示す平面図である。
図１０は、図２に対応し、第３実施形態に係る半導体装置の第１主面のレイアウト例を示す平面図である。
図１１は、図２に対応し、第４実施形態に係る半導体装置の第１主面のレイアウト例を示す平面図である。
図１２は、図２に対応し、第５実施形態に係る半導体装置の第１主面のレイアウト例を示す平面図である。
図１３は、図２に対応し、第６実施形態に係る半導体装置の第１主面のレイアウト例を示す平面図である。
【発明を実施するための形態】
【０００８】
以下、実施形態が詳細に説明される。添付図面は、模式図であり、必ずしも厳密に図示されたものではなく、縮尺等は必ずしも一致しない。添付図面のうちの平面を示すものには、構造を明確化するためにハッチングが付されているものがある。添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
【０００９】
図１は、第１実施形態に係る半導体装置１Ａを示す平面図である。図２は、図１に示すチップ２の第１主面３のレイアウト例を示す平面図である。図３は、図２に示す領域IIIの拡大図である。図４は、図２に示す領域IVの拡大図である。図５は、図３に示すV-V線に沿う断面図である。図６は、図３に示すVI-VI線に沿う断面図である。図７は、図３に示すVII-VII線に沿う断面図である。図８は、図４に示すVIII-VIII線に沿う断面図である。
【００１０】
図１～図８を参照して、半導体装置１Ａは、この形態（this embodiment）では、トランジスタの一例としてのトレンチ絶縁ゲート型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えたスイッチングデバイスである。半導体装置１Ａは、直方体形状に形成されたシリコン製のチップ２（半導体チップ）を含む。チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを含む。
（【００１１】以降は省略されています）

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